JPH098320A - Ｓｏｉ構造のｍｏｓトランジスタ及びその製造方法 - Google Patents

Ｓｏｉ構造のｍｏｓトランジスタ及びその製造方法

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JPH098320A
JPH098320A JP8117886A JP11788696A JPH098320A JP H098320 A JPH098320 A JP H098320A JP 8117886 A JP8117886 A JP 8117886A JP 11788696 A JP11788696 A JP 11788696A JP H098320 A JPH098320 A JP H098320A
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Abstract

(57)【要約】 【課題】 ＳＯＩ構造のＭＯＳトランジスタ及びその製
造方法を提供する。 【解決手段】 表面から第１深さを有するソース７０／
ドレイン７２及び前記ソース７０／ドレイン７２の間に
前記第１深さより浅い第２深さを有するチャンネル領域
が形成されたシリコン層と、前記シリコン層の下部に形
成された絶縁層６６と、前記チャンネル領域の形成され
たシリコン層の上にゲート絶縁膜６２を介在して形成さ
れたゲート電極６４とを含むことを特徴とする。従っ
て、電極とソース７０／ドレイン７２との接触抵抗を低
めてソース７０／ドレイン７２の面抵抗を減らすことが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
及びその製造方法に係り、特にシリコンオンインシュレ
ータ（Silicon On Insulator、以下、“ＳＯＩ”と称す
る）の上に形成されたＭＯＳトランジスタ及びその製造
方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは、半導体基板に基
板と反対導電型の不純物をイオン注入して形成されたソ
ース／ドレインと、前記ソースとドレインとの間に形成
されたチャンネル及び前記基板上にゲート絶縁膜を介し
て形成されたゲートより構成される。
【０００３】最近、チップの大きさを縮め、ラッチアッ
プのような寄生効果を除くＳＯＩ構造を有するＭＯＳト
ランジスタに対する研究が活発に行われつつある。ＳＯ
Ｉ技術は、半導体基板上に形成される半導体素子をより
効果的に分離するための技術である。ＳＯＩ技術によれ
ば、シリコン基板上に埋没酸化膜を形成した後、該埋没
酸化膜上に部分的にシリコン層を形成し、該シリコン層
に半導体素子を形成する。
【０００４】ＳＯＩ技術を用いて形成された素子は接合
分離技術を用いて形成された半導体素子に比べて光に強
く、高い供給電圧に強い特性がある。また、一般にバル
ク（bulk）シリコン上に半導体素子を形成するときより
ＳＯＩ上に半導体素子を形成するときに求められる工程
段階の数が少ない。かつ、ＩＣチップ内に形成された半
導体素子間の容量性結合が減る。
【０００５】ＳＯＩ上に形成される素子を“ＳＯＩ素
子”というが、ＳＯＩ素子は前記特性の他にもスレショ
ルド傾斜が大きく、２Ｖまで電圧を立ち下げる場合にも
素子特性の低下が殆どない長所がある。のみならず、ト
ランジスタのチャンネルの長さが０．４μｍ以下に縮む
時に生じる確率の高いホットキャリア効果及びドレイン
破壊電圧も問題とならない。また、素子劣化のない構造
で製作することができ、高い収率も期待できる。
【０００６】図１Ａ乃至図２Ｄは従来のＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ（ＭＯＳField Effect Trans
istor; ＭＯＳＦＥＴ）を製造する方法を説明するため
の断面図である。図１ＡはＳＯＩ構造を形成する段階の
断面図である。この段階は、半導体基板１０の上に例え
ばＳＩＭＯＸ（Separation by IMplanted OXygen) 方法
を用いて埋没酸化層１２及びシリコン層１４を形成する
段階と、該シリコン層１４の上にパッド酸化膜１６を形
成する段階と、該パッド酸化膜１６の上に窒化膜１８を
形成する段階と、活性領域となるシリコン層上に形成さ
れている窒化膜１８を表面に露出させない感光膜パター
ン２０を形成する段階と、前記感光膜パターン２０をマ
スクとして用いて前記窒化膜１８をパタニングする段階
とよりなる。
【０００７】図１Ｂはフィールド酸化膜２２を形成する
段階の断面図である。この段階は、前記感光膜パターン
（図１Ａの２０）を取り除く工程及び表面に露出された
部分のシリコン層を酸化させることにより不活性領域に
フィールド酸化膜２２を形成させる段階よりなる。図１
Ｃはゲート電極２８及びソース１４ａ／ドレイン１４ｂ
を形成する段階の断面図である。
【０００８】この段階は、前記窒化膜（図１Ｂの１８）
を取り除く段階と、トランジスタのスレショルド電圧を
調節するためにイオン注入を施す段階と、結果物の全面
に熱酸化膜を成長させてゲート絶縁膜２６を形成する段
階と、多結晶シリコンとタングステンシリサイド（ＷＳ
ｉx ）を順次に積層する段階と、前記積層された物質層
をパタニングしてゲート電極２８を形成する段階と、結
果物の全面に酸化膜を形成した後、前記酸化膜を異方性
食刻して前記ゲート電極２８の側壁にスペーサ３０を形
成する段階と、前記ゲート電極２８の左右側のシリコン
層に不純物イオンを注入することによりソース１４ａ／
ドレイン１４ｂを形成する段階とよりなる。
【０００９】図２Ｄは電極３６，３８を形成する段階の
断面図である。この段階は、ゲート電極２８の形成され
た結果物の全面に酸化膜を蒸着して絶縁層３２を形成す
る段階と、該絶縁層３２の上にＢＰＳＧを蒸着した後、
リフローさせることにより平坦化層３４を形成する段階
と、前記平坦化層３４及び絶縁層３２を食刻してコンタ
クトホールを形成する段階と、結果物の全面に導電物質
を蒸着して導電層を形成した後、前記導電層をパタニン
グしてソース１４ａ／ドレイン１４ｂとそれぞれ接続す
る電極３６，３８を形成する段階とよりなる。
【００１０】前記のような方法で製造された従来のＳＯ
Ｉ構造のトランジスタの場合、図２Ｄに示したように、
ＭＯＳトランジスタが埋没酸化層１２の上に形成されて
いるシリコン層に形成されている。ゲート電極２８の下
部に形成されているシリコン層はチャンネル領域とな
り、このチャンネル領域の左右にあるシリコン層はそれ
ぞれソース１４ａ／ドレイン１４ｂとなる。電極３６，
３８はソース／ドレインとそれぞれ接続し、シリコン層
に形成されているフィールド酸化膜２２により他のＭＯ
Ｓトランジスタと電気的に分離される。
【００１１】前記従来のＳＯＩ構造のトランジスタはゲ
ートの長さが縮むにつれてショットチャンネル効果によ
りサブースレショルドスイングが著しく大きくなる。こ
れを克服するためにＳＯＩの厚さをたらに縮めようとす
る研究が行われつつある。しかしながら、ＳＯＩの厚さ
を縮める場合、ソース／ドレインの面抵抗が増え、電極
とソース／ドレインとの接触抵抗が増える。よって、ト
ランジスタのソース／ドレイン電流（Ｉds）が急激に減
る深刻な問題が発生する。
【００１２】
【発明が解決しようとする課題】本発明の目的は電極と
ソース／ドレインとの接触抵抗の増加を抑え、ソース／
ドレインの面抵抗を減らせるＳＯＩ構造のＭＯＳトラン
ジスタを提供することにある。本発明の他の目的は前記
ＭＯＳトランジスタの製造に最適な製造方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に本発明によるＳＯＩ構造のＭＯＳトランジスタは、表
面から第１深さを有するソース／ドレイン及び前記ソー
ス／ドレインの間に前記第１深さより浅い第２深さを有
するチャンネル領域が形成されたシリコン層と、前記シ
リコン層の下部に形成された絶縁層と、前記チャンネル
領域の形成されたシリコン層の上にゲート絶縁膜を介在
して形成されたゲート電極とを含むことを特徴とする。
【００１４】本発明の望ましい実施例によるＳＯＩ構造
のＭＯＳトランジスタにおいて、前記ソース／ドレイン
領域のゲート電極の一部とオーバーラップされることが
望ましい。前記他の目的を達成するために、（ａ）半導
体基板上にソース／ドレインが形成される領域を露出さ
せないパターンを形成する段階と、（ｂ）結果物上に絶
縁物質を蒸着した後にエッチバックして前記パターン間
のスペースを埋め込み、前記パターンの側壁にスペーサ
を形成する段階と、（ｃ）前記半導体基板を酸化させて
フィールド酸化膜を形成する段階と、（ｄ）前記パター
ンを取り除く段階と、（ｅ）結果物の全面に絶縁物質を
蒸着した後、その表面を平坦化する段階と、（ｆ）前記
半導体基板にハンドリング基板をボンディングする段階
と、（ｇ）前記半導体基板をポリシングする段階とを含
むことを特徴とする。
【００１５】前記段階（ｅ）及び前記段階（ｇ）は化学
的ー物理的研磨法を用いてなることが望ましい。また、
前記段階（ｇ）は不活性領域に形成されたフィールド酸
化膜が露出されるまでに行われることが望ましい。
【００１６】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図３を参照して本発明によるＳＯ
Ｉ構造のＭＯＳトランジスタを説明する。図面の参照符
号１００は半導体基板を、６０は埋没酸化層を、６２は
ゲート絶縁膜を、６４はゲート電極を、６６は絶縁層
を、６８は平坦化層を、７０及び７２はソース及びドレ
インを、７４及び７６はソース電極及びドレイン電極を
それぞれ示す。
【００１７】図３を参照すれば、ＳＯＩは一つの半導体
基板上に厚さが相違するように形成されている。即ち、
チャンネル領域７３のシリコン層がソース７０／ドレイ
ン領域７２のシリコン層より薄く形成されている。チャ
ンネル領域７３は薄いＳＯＩ領域にのみ存在し、ソース
／ドレインとチャンネル領域との境界部位は薄い厚さの
ＳＯＩ領域に位置する。よって、接合容量を最小化する
ことができる。
【００１８】また、ソース７０／ドレイン７２は薄い領
域のみならず、厚い領域に大部分が存在し、ソース／ド
レインコンタクトは厚い領域にのみ位置する。よって、
充分な電流の通路が提供されることにより低い接触抵抗
を保持することができる。また、薄い領域に存在するソ
ース７０／ドレイン７２はゲート電極６４の一部とオー
バーラップされて抵抗の増加はさらに抑えられる。
【００１９】前記ソース７０／ドレイン７２が形成され
たシリコン層の厚さは１０００〜３０００Å程度、チャ
ンネル領域７３のシリコン層の厚さは１０００Å以下の
ものが望ましい。図４Ａ乃至図５Ｆは図３に示した本発
明によるＳＯＩ構造のＭＯＳトランジスタの製造方法を
説明するために、その一実施例を工程手順により示した
断面図である。
【００２０】図４ＡはＳＯＩ構造を形成するための窒化
膜パターン４４を形成する段階の断面図である。この段
階は、半導体基板４０の上にパッド酸化膜４２を形成す
る段階と、前記パッド酸化膜４２の上に窒化膜４４を形
成する段階と、不活性領域及びチャンネルの形成される
領域の半導体基板上に形成されている窒化膜を露出させ
る感光膜パターン４６をマスクとして用いる写真食刻工
程を施して窒化膜パターン４４を形成する段階よりな
る。
【００２１】図４Ｂはスペーサ４８を形成する段階の断
面図である。この段階は、前記感光膜パターン４６（図
３Ａ）を取り除く段階と、結果物の全面に酸化膜を蒸着
する段階と、前記酸化膜をエッチバックすることにより
前記窒化膜パターン４４の間を埋め込み、窒化膜パター
ン４４の側壁に酸化膜スペーサ４８を形成する段階とよ
りなる。
【００２２】具体的に、前記酸化膜は化学気相蒸着（Ch
emical Vapor Deposition;以下、ＣＶＤという）法を用
いて形成され、チャンネルが形成される部分、即ち前記
窒化膜パターン４４間の開口部が完全に埋め込まれる程
度の厚さで形成することが望ましい。図４Ｃはフィール
ド酸化膜５０を形成する段階の断面図である。
【００２３】具体的に、酸化膜スペーサ４８が形成され
た半導体基板を酸化させてフィールド酸化膜５０を形成
する。この際、前記酸化工程時、半導体基板の上部のみ
ならず、基板表面の下部にも酸化膜が形成される。この
際、前記窒化膜パターン４４の間隔は狭く、窒化膜パタ
ーンの間に予め酸化膜スペーサ４８が形成されているの
で、前記窒化膜パターン間の基板には不活性領域に比べ
てフィールド酸化膜５０が薄く形成される。
【００２４】図５Ｄは半導体基板を平坦化する段階の断
面図である。具体的に、前記窒化膜パターン４４（図４
Ｃ）を取り除く段階と、窒化膜パターンを取り除いた部
位が完全に埋め込まれるように窒化膜パターンを取り除
いた結果物の全面に酸化膜６０を堆積する段階と、前記
酸化膜に対して化学的物理的研磨法（ＣＭＰ）を用いて
表面を平坦化する段階とよりなる。
【００２５】図５Ｅは基板ボンディング及びポリシング
段階の断面図である。具体的に、前記半導体基板４０
（図５Ｄ）をハンドリング基板１００と直接基板ボンデ
ィング方法を用いてボンディングする段階、前記半導体
基板４０の背面を研磨する段階及び前記半導体基板を研
磨する段階よりなる。望ましくは、前記半導体基板４０
（図５Ｄ）を不活性領域に形成された前記フィールド酸
化膜の表面が露出されるまで化学的物理的研磨（ＣＭ
Ｐ）により研磨することにより行われる。これにより、
ハンドリング基板１００の上に形成された酸化膜６０の
内に不均一な厚さを有するシリコン層４０′の存在する
ＳＯＩ構造が完成される。
【００２６】図５ＦはＳＯＩの上に一般的なＭＯＳ工程
を経た状態の断面図であり、本発明による最終的なＳＯ
Ｉ構造のＭＯＳトランジスタを示す。具体的に、図５Ｄ
の結果物上に熱酸化膜を形成した後、トランジスタのス
レショルド電圧を調節するために不純物イオンを注入す
る段階と、前記熱酸化膜を取り除いてからゲート絶縁膜
６２を形成する段階と、結果物の全面に、例えば不純物
でドープされた多結晶シリコンとタングステンシリサイ
ド（ＷＳｉx ）とを積層した後、パタニングしてゲート
電極６４を形成する段階と、結果物の全面に不純物イオ
ンを注入して前記ゲート電極６４の左右側のシリコン層
にソース７０／ドレイン７２を形成する段階と、結果物
の全面に絶縁膜６６を形成する段階と、該絶縁膜６６の
上にＢＰＳＧ６８を塗布した後にリフローして平坦化す
る段階と、ソース７０／ドレイン７２の上に形成された
前記絶縁膜６６及びＢＰＳＧ６８を食刻してソース７２
／ドレイン７４を露出させるコンタクトホールを形成す
る段階と、結果物の全面に、例えばアルミニウムのよう
な配線物質を堆積させた後、これをパタニングしてソー
ス／ドレインとそれぞれ接続するソース電極７４／ドレ
イン電極７６を形成する段階とよりなる。
【００２７】
【発明の効果】前述したように本発明によるＳＯＩ構造
のＭＯＳトランジスタ及びその製造方法によれば、一つ
の基板上にＳＯＩ構造の厚さを相違するように形成し
て、チャンネル領域は薄い領域に、ソースとドレインと
の境界部分は薄い領域に、ソース／ドレインは大部分の
厚い領域に、そしてソース／ドレインコンタクトは厚い
領域にのみ形成させることにより接合容量を最小化し、
面抵抗を低める。また、薄い領域のソース／ドレインは
ゲートとオーバラップされて抵抗の増加がさらに抑えら
れる。
【００２８】本発明は前記実施例に限らず、多くの変形
が本発明の属する技術的な思想内において当分野の通常
の知識を持つ者により可能なのは明白である。
【図面の簡単な説明】
【図１】（Ａ）乃至（Ｃ）は従来の一般的なＳＯＩ構造
のＭＯＳトランジスタの製造方法を説明するための断面
図である。
【図２】（Ｄ）は従来の一般的なＳＯＩ構造のＭＯＳト
ランジスタの製造方法を説明するための断面図である。
【図３】本発明により製造されたＳＯＩ構造のＭＯＳト
ランジスタを示した断面図である。
【図４】（Ａ）乃至（Ｃ）は本発明によるＳＯＩ構造の
ＭＯＳトランジスタの製造方法を説明するための断面図
である。
【図５】（Ｄ）乃至（Ｆ）は本発明によるＳＯＩ構造の
ＭＯＳトランジスタの製造方法を説明するための断面図
である。
【符号の説明】
６０ 埋没酸化層 ６２ ゲート絶縁膜 ６４ ゲート電極 ６６ 絶縁層 ６８ 平坦化層 ７０ ソース ７２ ドレイン ７４ ソース電極 ７６ ドレイン電極 １００ 半導体基板

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面から第１深さを有するソース／ドレ
    イン及び前記ソース／ドレインの間に前記第１深さより
    浅い第２深さを有するチャンネル領域が形成されたシリ
    コン層と、 前記シリコン層の下部に形成された絶縁層と、 前記チャンネル領域の形成されたシリコン層の上にゲー
    ト絶縁膜を介在して形成されたゲート電極とを含むこと
    を特徴とするＳＯＩ構造のＭＯＳトランジスタ。
  2. 【請求項２】 前記ソース／ドレインはゲート電極の一
    部とオーバーラップされることを特徴とする請求項１に
    記載のＳＯＩ構造のＭＯＳトランジスタ。
  3. 【請求項３】 （ａ）半導体基板上にソース／ドレイン
    が形成される領域を露出させないパターンを形成する段
    階と、 （ｂ）結果物上に絶縁物質を蒸着した後にエッチバック
    して前記パターン間のスペースを埋め込み、前記パター
    ンの側壁にスペーサを形成する段階と、 （ｃ）前記半導体基板を酸化させてフィールド酸化膜を
    形成する段階と、 （ｄ）前記パターンを取り除く段階と、 （ｅ）結果物の全面に絶縁物質を蒸着した後、その表面
    を平坦化する段階と、 （ｆ）前記半導体基板にハンドリング基板をボンディン
    グする段階と、 （ｇ）前記半導体基板をポリシングする段階とを含むこ
    とを特徴とするＳＯＩ構造のＭＯＳトランジスタの製造
    方法。
  4. 【請求項４】 前記段階（ｅ）及び前記段階（ｇ）は化
    学的−物理的研磨法を用いてなることを特徴とする請求
    項３に記載のＳＯＩ構造のＭＯＳトランジスタの製造方
    法。
  5. 【請求項５】 前記段階（ｇ）は不活性領域に形成され
    たフィールド酸化膜が露出されるまでに行われることを
    特徴とする請求項３に記載のＳＯＩ構造のＭＯＳトラン
    ジスタの製造方法。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100189966B1 (ko) * 1995-06-13 1999-06-01 윤종용 소이 구조의 모스 트랜지스터 및 그 제조방법
US6194253B1 (en) * 1998-10-07 2001-02-27 International Business Machines Corporation Method for fabrication of silicon on insulator substrates
US6392257B1 (en) 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
US6427066B1 (en) 2000-06-30 2002-07-30 Motorola, Inc. Apparatus and method for effecting communications among a plurality of remote stations
US6410941B1 (en) 2000-06-30 2002-06-25 Motorola, Inc. Reconfigurable systems using hybrid integrated circuits with optical ports
US6501973B1 (en) 2000-06-30 2002-12-31 Motorola, Inc. Apparatus and method for measuring selected physical condition of an animate subject
US6477285B1 (en) 2000-06-30 2002-11-05 Motorola, Inc. Integrated circuits with optical signal propagation
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6437404B1 (en) * 2000-08-10 2002-08-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator transistor with recessed source and drain
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6583034B2 (en) 2000-11-22 2003-06-24 Motorola, Inc. Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure
US6563118B2 (en) 2000-12-08 2003-05-13 Motorola, Inc. Pyroelectric device on a monocrystalline semiconductor substrate and process for fabricating same
US6657261B2 (en) * 2001-01-09 2003-12-02 International Business Machines Corporation Ground-plane device with back oxide topography
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US6365445B1 (en) * 2001-05-01 2002-04-02 Advanced Micro Devices, Inc. Field effect transistor formed in SOI technology with semiconductor material having multiple thicknesses
US6624486B2 (en) * 2001-05-23 2003-09-23 International Business Machines Corporation Method for low topography semiconductor device formation
US6525340B2 (en) 2001-06-04 2003-02-25 International Business Machines Corporation Semiconductor device with junction isolation
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6472694B1 (en) 2001-07-23 2002-10-29 Motorola, Inc. Microprocessor structure having a compound semiconductor layer
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6585424B2 (en) 2001-07-25 2003-07-01 Motorola, Inc. Structure and method for fabricating an electro-rheological lens
US6594414B2 (en) 2001-07-25 2003-07-15 Motorola, Inc. Structure and method of fabrication for an optical switch
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6462360B1 (en) 2001-08-06 2002-10-08 Motorola, Inc. Integrated gallium arsenide communications systems
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
JP2003168802A (ja) * 2001-11-30 2003-06-13 Toshiba Corp 半導体装置及びその製造方法
JP3825688B2 (ja) * 2001-12-25 2006-09-27 株式会社東芝 半導体装置の製造方法
US6489193B1 (en) * 2002-01-09 2002-12-03 Silicon Integrated Systems Corp. Process for device isolation
US7247569B2 (en) * 2003-12-02 2007-07-24 International Business Machines Corporation Ultra-thin Si MOSFET device structure and method of manufacture
US7075150B2 (en) * 2003-12-02 2006-07-11 International Business Machines Corporation Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique
US7202123B1 (en) 2004-07-02 2007-04-10 Advanced Micro Devices, Inc. Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices
JP5113999B2 (ja) * 2004-09-28 2013-01-09 シャープ株式会社 水素イオン注入剥離方法
JP2014212191A (ja) 2013-04-18 2014-11-13 セイコーエプソン株式会社 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58115832A (ja) * 1981-12-28 1983-07-09 Fujitsu Ltd 半導体装置の製造方法
JPH04226079A (ja) * 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
US5436173A (en) * 1993-01-04 1995-07-25 Texas Instruments Incorporated Method for forming a semiconductor on insulator device
US5438173A (en) * 1994-01-27 1995-08-01 G & H Technology, Inc. Cell bypass switch
US5496764A (en) * 1994-07-05 1996-03-05 Motorola, Inc. Process for forming a semiconductor region adjacent to an insulating layer
KR100189966B1 (ko) * 1995-06-13 1999-06-01 윤종용 소이 구조의 모스 트랜지스터 및 그 제조방법

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