JP4122181B2 - 二重ゲート酸化膜を有する半導体素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より詳細には二重ゲート酸化膜を有する半導体素子の製造方法に関する。
【0002】
【従来の技術】
半導体素子の高集積化が進むにつれてトランジスタが小さくなりつつある。特に、ゲートが短くなるにつれてゲート酸化膜も薄くしてこそ半導体素子の動作速度を向上させうる。ところが、ゲート酸化膜が薄くなればゲート酸化膜のブレークダウンが発生する可能性が増加する。
【0003】
一方、半導体素子、例えば、DRAM素子はチップ内でセルアレイ領域が占める比重が増加している。結局、同じチップ内で形成されるあらゆるゲート酸化膜の厚さを同一に形成すればチップ内で大きい比重を有するセルアレイ領域のゲート酸化膜のブレークダウンが最初に発生する。このようにセルアレイ領域のゲート酸化膜のブレークダウンが最初に発生すれば半導体素子が動作しないか、または信頼性が落ちる。このような問題点を解決するために、セルアレイ領域のゲート酸化膜を厚くして降伏電圧を高くし、周辺回路領域のゲート酸化膜は相対的に薄くして降伏電圧を低くせねばならない。言い換えれば、セルアレイ領域と周辺回路領域とのゲート酸化膜の厚さが相異なる二重ゲート酸化膜を有する半導体素子を製造してこそ動作特性及び半導体素子の信頼性を向上させうる。
【0004】
図1Aないし図1Dは、従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
具体的に、図1Aないし図1Dで、左側領域TKはゲート酸化膜が厚く形成される領域であり、右側領域TIはゲート酸化膜が薄く形成される領域である。図1Aに示したように、トレンチ11が形成された半導体基板10、例えば、シリコン基板を1次に酸化させて第1ゲート酸化膜13を10nmの厚さで形成する。次いで、図1Bに示したように、TK領域上の第1ゲート酸化膜13上にフォトレジストパターン15を形成した後、TI領域上の第1ゲート酸化膜13をエッチングする。これにより、TI領域上の第1ゲート酸化膜13が薄くなる。
【0005】
さらに、図1Cに示したようにTK領域上のフォトレジストパターン15を除去した後、第1ゲート酸化膜13を全面エッチングしてTI領域上の第1ゲート酸化膜13を除去する。この時、TK領域上の第1ゲート酸化膜13もエッチングされて薄くなる。次に、図1Dに示したように、半導体基板10を2次に酸化させてTI領域上に第2ゲート酸化膜17を形成する。この時、TK領域上の第1ゲート酸化膜13も厚くなる。このような過程を経てTK領域上の第1ゲート酸化膜13とTI領域上の第2ゲート酸化膜17との厚さが相異なる半導体素子、すなわち、二重ゲート酸化膜を有する半導体素子が完成される。
【0006】
ところが、従来の二重ゲート酸化膜を有する半導体素子の製造方法は、図1B及び図1CのTI領域の第1ゲート酸化膜13を選択的に除去する時、TK領域に除去されずに残っている第1ゲート酸化膜13が汚れて半導体素子の動作特性が悪くなるか、または素子の歩留まりが落ちる問題がある。
【0007】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、前述した問題点を改善してゲート酸化膜が汚れない二重ゲート酸化膜を有する半導体素子の製造方法を提供するところにある。
【0008】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の半導体素子の製造方法は、セルアレイ領域及び周辺回路領域が限定された半導体基板上にゲート酸化膜及びゲートパターンを形成する。次いで、前記ゲートパターン間の半導体基板の表面近傍にソース及びドレーン領域を形成する。次いで、前記ゲートパターン間のギャップを埋込みつつ前記セルアレイ領域の半導体基板を露出させるコンタクトホールを有する層間絶縁膜パターンを形成する。前記露出されたセルアレイ領域の半導体基板を酸化させて酸素拡散によって前記周辺回路領域のゲート酸化膜より厚いセルアレイ領域のゲート酸化膜を形成する。前記セルアレイ領域のゲート酸化膜の厚さは前記半導体基板の酸化時の酸化量により決定される。そして、前記露出されたセルアレイ領域の半導体基板の酸化は湿式酸化法または乾式酸化法で行う。次に、前記コンタクトホールに埋込まれるコンタクトパッドを形成する。
【0009】
前記ソース及びドレーン領域はLDD型で形成できる。前記ゲートパターン及びゲート酸化膜の両側壁にスペーサを形成できる。前記ソース及びドレーン領域を形成する段階後に前記ゲートパターンが形成された半導体基板の全面にシリコン酸化膜に対してエッチング選択比が高い絶縁膜をさらに形成できる。
【0010】
以上の本発明の二重ゲート酸化膜を有する半導体素子の製造方法は、セルアレイ領域のゲート酸化膜が汚れないように形成でき、半導体素子の動作特性及び信頼性を向上させうる。
【0011】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。図面で膜または領域の大きさまたは厚さは明細書の明確性のために誇張されている。また、ある膜が他の膜または基板の“上”にあると記載された場合、前記ある膜が前記他の膜の上に直接存在することもあり、その間に第3の膜が介在されることもある。
【0012】
図2ないし図12は、本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図であり、図13は図8の平面図であり、図14A及び図14Bは、各々図8及び図9によるセルアレイ領域のゲート酸化膜の厚さ変化を説明するために示した断面図である。
【0013】
図2を参照すれば、セルアレイ領域(cell array region:CA)及び周辺回路領域(peripheral circuit region:PA)が限定された半導体基板51、例えばp型シリコン基板上に素子分離を行ってトレンチ酸化膜53を形成する。前記素子分離は、本実施例ではSTI(shallow trench isolation)法を用いているが、その他の方法を用いても良い。前記半導体基板51上にトレンチ酸化膜53が形成されていない部分は活性領域となる。
【0014】
次いで、ウェル形成のためのウェルイオン注入、フィールドイオン注入及びチャンネル形成のためのチャンネルイオン注入などを行った後、半導体基板51の全面にゲート酸化膜用第1シリコン酸化膜55を形成する。前記第1シリコン酸化膜55は熱酸化膜で形成し、前記第1シリコン酸化膜55の厚さはPAに形成されるゲート酸化膜の厚さに合わせる。例えば、第1シリコン酸化膜は20〜60Åの厚さで形成する。
【0015】
次に、前記第1シリコン酸化膜55上にゲート電極用として第1導電層57を形成する。前記第1導電層57は不純物がドーピングされたポリシリコン膜及び金属シリサイド膜を各々500〜1,000Åの厚さで形成する。続けて、前記第1導電層57上に第1絶縁膜59を1,000〜2,000Åの厚さで形成する。前記第1絶縁膜59はシリコン酸化膜に対して高いエッチング選択比を有する物質、例えばシリコン窒化膜で形成する。
【0016】
図3を参照すれば、写真エッチング工程を利用して前記第1絶縁膜59、第1導電層57及び第1シリコン酸化膜55をパターニングしてゲートパターン61とゲート酸化膜55aとを形成する。前記ゲートパターン61は第1絶縁膜パターン59aとゲート電極57aとを含む。続けて、半導体基板51の全面にLDD(light doped drain)の形成のためにN型不純物をイオン注入する。これにより、前記ゲートパターン61の両側壁にアラインされつつ前記半導体基板51の表面近傍に第1不純物領域63が形成される。
【0017】
図4を参照すれば、前記ゲートパターン61及びゲート酸化膜55aの両側壁にスペーサ65を形成する。前記スペーサ65はゲートパターン61が形成された半導体基板51の全面に絶縁膜を300〜1,000Åで形成した後、異方性エッチングして形成する。前記スペーサ用絶縁膜はシリコン酸化膜に対してエッチング選択比を有する物質、例えば、シリコン窒化膜で形成する。
【0018】
次いで、必要に応じて前記スペーサ65形成のための異方性エッチング時に損傷された半導体基板51上のシリコン除去のために前記半導体基板51を熱酸化させて熱酸化膜(図示せず)を50〜100Åの厚さで形成することもある。続けて、前記ゲートパターン61及びスペーサ65が形成された半導体基板51の全面にN型不純物を注入する。これにより、前記スペーサ65にアラインされつつ前記半導体基板51の表面近傍に第2不純物領域67が形成される。結果的に、第1不純物領域63と第2不純物領域67とを含むLDD型ソース及びドレーン領域68が形成される。
【0019】
図5を参照すれば、前記ゲートパターン61及びスペーサ65が形成された半導体基板51の全面に約100Åの厚さで第2絶縁膜69を形成する。前記第2絶縁膜69はシリコン酸化膜に対してエッチング選択比を有する物質、例えば、シリコン窒化膜で形成する。
【0020】
図6を参照すれば、前記第2絶縁膜69が形成された半導体基板51の全面に第3絶縁膜71を形成する。前記第3絶縁膜71はゲートパターン間の細長い空間を埋め込むギャップ埋め込み性に優れたシリコン酸化膜で形成する。
【0021】
図7を参照すれば、前記第3絶縁膜71を化学機械的研磨法で研磨して平坦化させることによって層間絶縁膜71aを形成する。この時、前記層間絶縁膜71aの厚さは前記ゲートパターン61の上面で0〜1,000Å内に調節する。
【0022】
図8及び図13を参照すれば、写真エッチング工程を利用してCAの層間絶縁膜71a及び第2絶縁膜69を選択的にエッチングする。これにより、CAの半導体基板51を露出させるコンタクトホール73を有する層間絶縁膜パターン71b及び第2絶縁膜パターン69aが形成される。
【0023】
前記CAの半導体基板51を露出させる理由は、後ほどにコンタクトパッドを形成してビットラインやストレージノードと半導体基板上の不純物領域との電気的コンタクトを容易にするためである。これに関して図13に平面図が示されている。図13で参照番号73はコンタクトホール、参照番号75はゲートライン、参照番号77は活性領域を示す。前記コンタクトホール73は活性領域77より約20〜40nm大きく形成することが望ましい。
【0024】
図9、図10、図14A及び図14Bを参照すれば、図9に示したように、CAを露出させるコンタクトホール73を有する半導体基板51を湿式酸化法または乾式酸化法で熱酸化させる。これにより、CAの半導体基板51上に30〜100Åの厚さで第2シリコン酸化膜79が形成される。この時、図14Aに示したCAのゲート酸化膜55aは、図14Bに示したように、酸素拡散によってバーズビーク状に第2シリコン酸化膜79に変わる。結果的に、図10に示したように、前記CAに形成された第2シリコン酸化膜79を異方性エッチングすればPAと厚さが異なるゲート酸化膜55bが形成される。前記CAのゲート酸化膜55bの厚さは前記露出されたCAの酸化量により決定され、前記CAに形成されたゲート酸化膜55bはゲートパターン61下部の中央部分よりエッジ部分がより厚く形成される。
【0025】
そして、必要に応じて前記第2シリコン酸化膜79の異方性エッチング前にCAの不純物領域、すなわち、ソース及びドレーン領域68と後ほどに形成されるコンタクトパッドとの接触抵抗を低めるために不純物を注入できる。
【0026】
図11を参照すれば、CAのコンタクトホール73を埋込むために半導体基板51の全面にコンタクトパッド用第2導電層81を3,000〜5,000Åの厚さで形成する。前記第2導電層81は不純物がドーピングされたポリシリコン膜で形成する。
【0027】
図12を参照すれば、前記コンタクトパッド用第2導電層81を化学機械的研磨法で研磨して平坦化させることによってコンタクトパッド81a、81bを形成する。前記第2導電層81の研磨時に研磨阻止点(エッチング阻止点)はゲートパターン61の上面で調節する。そして、前記コンタクトパッド81aは後続工程でビットラインと連結され、コンタクトパッド81bはキャパシタのストレージノードと連結される。
【0028】
【発明の効果】
前述したように、本発明の二重ゲート酸化膜を有する半導体素子の製造方法は、露出されたCAの半導体基板を酸化させて、酸素拡散によってPAのゲート酸化膜より厚いCAのゲート酸化膜を形成する。これにより、CAのゲート酸化膜が汚れないように形成でき、半導体素子の動作特性及び信頼性を向上させられる。
【図面の簡単な説明】
【図1A】 従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図1B】 従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図1C】 従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図1D】 従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図2】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図3】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図4】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図5】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図6】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図7】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図8】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図9】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図10】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図11】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図12】 本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図13】 図7の平面図である。
【図14A】 図14Aは、図8によるCAのゲート酸化膜の厚さ変化を説明するために示した断面図である。
【図14B】 図14Bは、図9によるCAのゲート酸化膜の厚さ変化を説明するために示した断面図である。
【符号の説明】
51 半導体基板
53 トレンチ酸化膜
55 第1シリコン酸化膜
57 第1導電層
59 第1絶縁膜
Claims (10)
- セルアレイ領域及び周辺回路領域が限定された半導体基板上にゲート酸化膜及びゲートパターンを形成する段階と、
前記ゲートパターン及び前記ゲート酸化膜の両側壁にスペーサを形成する段階と、
前記ゲートパターン間の半導体基板の表面近傍にソース及びドレーン領域を形成する段階と、
前記ゲートパターン間のギャップを埋込みつつ前記セルアレイ領域の半導体基板を露出させるコンタクトホールを有する層間絶縁膜パターンを形成する段階と、
前記露出されたセルアレイ領域の半導体基板を酸化させて酸素拡散によって前記周辺回路領域のゲート酸化膜より厚いセルアレイ領域のゲート酸化膜を形成する段階と、
前記コンタクトホールに埋込まれるコンタクトパッドを形成する段階とを含んでなることを特徴とする半導体素子の製造方法。 - 前記ソース及びドレーン領域はLDD型であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記ゲートパターン及びゲート酸化膜の両側壁にスペーサが形成されていることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記ソース及びドレーン領域を形成する段階後に前記ゲートパターンが形成された半導体基板の全面にシリコン酸化膜に対してエッチング選択比が高い絶縁膜をさらに形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記絶縁膜はシリコン窒化膜であることを特徴とする請求項4に記載の半導体素子の製造方法。
- 前記セルアレイ領域の半導体基板を露出させる層間絶縁膜パターンを形成する段階は、前記ゲートパターンの間を埋め込むように前記半導体基板の全面に絶縁膜を形成する段階と、前記絶縁膜を平坦化させて層間絶縁膜を形成する段階と、写真エッチング工程を利用してセルアレイ領域の層間絶縁膜を選択的にエッチングする段階とを含んでなることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記絶縁膜を平坦化させて層間絶縁膜を形成する時、前記層間絶縁膜の厚さは前記ゲートパターンの上面で0〜1,000Å内に調節することを特徴とする請求項6に記載の半導体素子の製造方法。
- 前記露出されたセルアレイ領域の半導体基板の酸化は湿式酸化法または乾式酸化法で行うことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記コンタクトパッドは、前記コンタクトホールを埋め込むように前記半導体基板の全面に導電層を形成する段階と、前記ゲートパターンの上面をエッチング阻止点として前記導電層を平坦化させる段階とを含んでなることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記セルアレイ領域のゲート酸化膜の厚さは前記半導体基板の酸化時の酸化量により決定されることを特徴とする請求項1に記載の半導体素子の製造方法。
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