JP4526607B2 - 突き合せコンタクトを有する半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に突き合せコンタクトを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が増加するほど多層配線構造が広く使われる。このような多層配線構造において上部配線と下部配線とをお互い連結させるためのコンタクト技術は半導体素子の製造工程に必ず使われる。コンタクト技術には色々なことがあり、このコンタクト技術の中で隣接した二種類の配線をお互い連結させるための突き合せコンタクト技術は主にＳＲＡＭセルのノードコンタクトを形成する時に広く使われる。
【０００３】
図１乃至図４は従来の突き合せコンタクトを形成する方法を説明するための断面図である。
【０００４】
図１は素子分離膜３、第１及び第２ゲート電極７ａ、７ｂ、及びＬＤＤ領域９を形成する段階を説明するための断面図である。具体的に説明すると、シリコン基板１の所定領域に活性領域及び非活性領域を限定する素子分離膜３を形成する。次に、前記素子分離膜３の間の活性領域の表面にゲート酸化膜５を形成し、ゲート酸化膜５が形成された結果物の所定領域上に第１及び第２ゲート電極７ａ、７ｂを形成する。ここで、前記第１ゲート電極７ａはＳＲＡＭセルのアクセストランジスタのゲート電極、即ちワードラインに該当し、前記第２ゲート電極７ｂはＳＲＡＭセルのドライバートランジスタのゲート電極に該当する。そして、第１及び第２ゲート電極７ａ、７ｂはドープされたポリシリコン膜より形成する。次いで、前記第１ゲート電極７ａ、第２ゲート電極７ｂ、及び素子分離膜３をイオン注入マスクとして前記シリコン基板１の表面に不純物イオンを注入することによって活性領域の表面にＬＤＤ領域９を形成する。
【０００５】
図２はスペーサ１１及びソース／ドレイン領域１４を形成する段階を説明するための断面図である。まず、前記ＬＤＤ領域９が形成された結果物の全面に酸化膜または窒化膜を形成し、これを異方性蝕刻して第１及び第２ゲート電極７ａ、７ｂの側壁にスペーサ１１を形成する。この時、前記スペーサ１１を形成するための異方性蝕刻工程時過度蝕刻を実施してＬＤＤ領域９の表面を露出させうる。次いで、素子分離膜３、スペーサ１１、第１ゲート電極７ａ、及び第２ゲート電極７ｂをイオン注入マスクとしてシリコン基板１の表面に前記ＬＤＤ領域９と同じ導電型の不純物イオンを注入することによってＬＤＤ領域９より高い濃度を有する高濃度不純物領域１３を形成する。前記ＬＤＤ領域９及び前記高濃度不純物領域１３はトランジスタのソース／ドレイン領域１４を構成する。
【０００６】
図３は第１乃至第３金属シリサイド膜１６ａ、１６ｂ、１６ｃ及び突き合せコンタクトホールＨを形成する段階を説明するための断面図である。詳細に説明すると、前記ソース／ドレイン領域１４が形成された結果物の全面に耐火性金属膜を形成した後、所定の温度で熱処理を実施することによって、前記第１及び第２ゲート電極７ａ、７ｂの表面に各々第１及び第２金属シリサイド膜１６ａ、１６ｂを形成すると同時に、ソース／ドレイン領域１４の表面に第３金属シリサイド膜１６ｃを形成する。この時、前記スペーサ１１及び前記素子分離膜３の上に形成された耐火性金属膜は未反応の状態で残存する。
【０００７】
次いで、前記未反応の耐火性金属膜を化学溶液で除去する。引続き、前記未反応の金属膜が除去された結果物の全面に層間絶縁膜１８、例えば酸化膜を形成し、これをパタニングして前記第２金属シリサイド膜１６ｂ及びこれと隣接したソース／ドレイン領域１４を露出させる突き合せコンタクトホールＨを形成する。この時、前記スペーサ１１が層間絶縁膜１８に対して蝕刻選択比を有する物質膜よりなる場合には図３に示したように突き合せコンタクトホールＨにより露出されるスペーサ１１がそのまま残存して突き合せコンタクトホールＨのアスペクト比を増加させる。なお、突き合せコンタクトホールＨにより露出されるソース／ドレイン領域１４の面積を増加させることに制約を与えることはもちろん、突き合せコンタクトホールＨを形成するための蝕刻工程時発生されるポリマーが突き合せコンタクトホールＨの底に吸着されて突き合せコンタクト抵抗を増加させうる。
【０００８】
このような問題点を解決するために前記スペーサ１１を層間絶縁膜１８と同じ物質膜、例えば酸化膜より形成する場合には突き合せコンタクトホールＨを形成するための蝕刻工程時過度蝕刻を実施して第２ゲート電極７ｂの側壁に形成されたスペーサ１１が除去できる。しかしこの時、前記除去されたスペーサ１１の下部のＬＤＤ領域が露出されて後続熱工程時前記第３金属シリサイド膜１６ｃがソース／ドレイン領域１４の接合附近まで成長される。これにより、ソース／ドレイン領域１４の接合漏れ電流が増加される。
【０００９】
図４は配線２０を形成する段階を説明するための断面図である。より詳細に説明すれば、前記突き合せコンタクトホールＨが形成された結果物の全面に導電膜を形成し、これをパタニングして前記突き合せコンタクトホールＨを覆う配線２０を形成する。このように形成された配線２０は前記第２ゲート電極７ｂ及びこれと隣接したソース／ドレイン領域１４をお互い連結させる役割をする。
【００１０】
前述したように従来の突き合せコンタクト形成方法によれば、突き合せコンタクトホールにより露出されるソース／ドレイン領域の面積を増加させ難いか、ソース／ドレイン領域の接合漏れ電流を改善させ難い。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、突き合せコンタクトを有する半導体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記他の目的を達成するために本発明は、半導体基板、例えばシリコン基板の所定領域に素子分離膜を形成することによって活性領域を限定し、前記活性領域の表面にゲート絶縁膜を形成する。次いで、前記結果物の所定領域上にパタニングされたポリシリコン膜で第１及び第２ゲート電極を形成する。次に前記第１及び第２ゲート電極及び前記素子分離膜をイオン注入マスクとして不純物イオンを注入することによって前記半導体基板の濃度より高いＬＤＤ領域を形成する。次に、ゲート電極の側壁にスペーサを形成する。前記第１ゲート電極及び前記第２ゲート電極の間の活性領域と隣接して前記第２ゲート電極の側壁に形成されたスペーサを選択的に除去し、その後に、前記第１及び第２ゲート電極、前記スペーサ、及び前記素子分離膜をイオン注入マスクとして前記活性領域の表面に不純物イオンを注入することによって、前記半導体基板および前記ＬＤＤ領域の濃度より高い濃度を有する高濃度不純物層を形成する。この時、スペーサが除去された部分の下の活性領域にも前記不純物イオンが注入される。従って、後続熱工程を経ると第２ゲート電極の縁部の下部にも前記不純物イオンが広がった高濃度不純物層が形成される。次に、前記高濃度不純物層が形成された結果物の全面に耐火性金属膜、例えばチタン膜Ｔｉ、コバルト膜Ｃｏ、またはモリブデン膜Ｍｏを形成する。そして、前記耐火性金属膜が形成された結果物を所定の温度で熱処理して前記第１及び第２ゲート電極の表面及び前記高濃度不純物層の表面に金属シリサイド膜を選択的に形成する。この時、選択的に除去されたスペーサにより露出された第２ゲート電極の側壁にも金属シリサイド膜が形成されるので前記第２ゲート電極及びこれと隣接した高濃度不純物層をお互い連結させる突き合せ金属シリサイド膜が形成される。前記金属シリサイド膜を形成するための熱処理工程時スペーサ及び素子分離膜上に形成された耐火性金属膜は反応しない状態で残存する。従って、前記金属シリサイド膜が形成された結果物を化学溶液、例えば硫酸溶液に浸して前記未反応の耐火性金属膜を除去する。
引き続き前記突き合せ金属シリサイド膜が形成された結果物の全面に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記突き合せ金属シリサイド膜の所定領域を露出させる突き合せコンタクトホールを有する層間絶縁膜パターンを形成する段階と、前記突き合せコンタクトホールを満たすプラグパターンを形成する段階と、前記プラグパターンを覆う配線を形成する段階と、を進行する。
【００１５】
本発明によると、第１ゲート電極及び第２ゲート電極の間に形成された高濃度不純物層と第２ゲート電極が金属シリサイド膜を通じて連結されるので突き合せコンタクト抵抗を改善させうる。また、第２ゲート電極の側壁に形成されたスペーサを選択的に除去した後に高濃度不純物層を形成するので第２ゲート電極及び高濃度不純物層がお互い重なる領域が存在する。これにより、金属シリサイド膜が後続熱工程によって高濃度不純物層の接合附近まで成長される現象を抑制させうる。結果的に、高濃度不純物層の接合漏れ電流特性を改善させうる。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態をＳＲＡＭセルを例として詳細に説明する。しかし、本発明はＳＲＡＭセルに限らず半導体素子の全てのコンタクト技術に適用しうる。
【００１７】
図５乃至図９は本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【００１８】
図５は素子分離膜１０３、ゲート絶縁膜１０５、第１及び第２ゲート電極１０７ａ、１０７ｂ、及びＬＤＤ領域１０９を形成する段階を説明するための断面図である。まず、半導体基板１０１、例えばシリコン基板の所定領域に活性領域と非活性領域を限定する素子分離膜１０３を通常のＬＯＣＯＳ工程で形成する。ここで、前記素子分離膜１０３はトレンチ素子分離工程で形成しうる。
【００１９】
次いで、前記素子分離膜１０３によって限定された活性領域の表面にゲート絶縁膜１０５を形成する。ここで、前記ゲート絶縁膜１０５は５０Å乃至１５０Åの薄い熱酸化膜より形成することが望ましい。
【００２０】
次に、前記ゲート絶縁膜１０５が形成された結果物の全面に導電膜、例えばドープされたポリシリコン膜を形成し、これをパタニングして前記活性領域の所定領域を覆う第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂを形成する。ここで、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂは各々ＳＲＡＭセルのアクセストランジスタのゲート電極及びドライバートランジスタのゲート電極に該当する。前記アクセストランジスタのゲート電極はＳＲＡＭセルのワードラインの役割をする。そして、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域はＳＲＡＭセルのノードコンタクト、即ち突き合せコンタクトが形成される部分である。
【００２１】
次いで、前記第１及び第２ゲート電極１０７ａ、１０７ｂ及び前記素子分離膜１０３をイオン注入マスクとして前記活性領域に半導体基板１０１と異なる導電型の不純物を注入することによって、半導体基板１０１の不純物濃度より高いＬＤＤ領域１０９を形成する。
【００２２】
図６は第１及び第２スペーサ１１１ａ、１１１ｂ及びフォトレジストパターン１１３を形成する段階を説明するための断面図である。具体的に説明すれば、前記ＬＤＤ領域１０９が形成された結果物の全面に絶縁膜、例えばシリコン酸化膜またはシリコン窒化膜をＣＶＤ方法で形成する。
【００２３】
次に、前記絶縁膜を異方性蝕刻して前記第１及び第２ゲート電極１０７ａ、１０７ｂの側壁に各々第１スペーサ１１１ａ及び第２スペーサ１１１ｂを形成する。次いで、第１及び第２スペーサ１１１ａ、１１１ｂが形成された結果物の全面にフォトレジスト膜を塗布する。そして、前記フォトレジスト膜を突き合せコンタクトマスクを使用してパタニングすることによって、第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域に形成されたＬＤＤ領域１０９と隣接した第２スペーサ１１１ｂを露出させるフォトレジストパターン１１３を形成する。
【００２４】
図７は第１及び第２ソース／ドレイン領域１１６ａ、１１６ｂを形成する段階を説明するための断面図である。詳細に説明すれば、前記フォトレジストパターン１１３を蝕刻マスクとして前記露出された第２スペーサ１１１ｂを選択的に蝕刻して除去する。この時、前記露出された第２スペーサ１１１ｂを蝕刻する方法として乾式蝕刻工程または湿式蝕刻工程が使用でき、望ましくは、湿式蝕刻工程を使用する。これは、乾式蝕刻工程で前記露出された第２スペーサ１１１ｂを蝕刻する場合に前記露出された第２スペーサ１１１ｂと隣接したＬＤＤ領域１０９の表面に蝕刻損傷が加えられるからである。
【００２５】
次いで、前記フォトレジストパターン１１３を除去する。次に、前記第１及び第２ゲート電極１０７ａ、１０７ｂ、前記第１及び第２スペーサ１１１ａ、１１１ｂ、及び前記素子分離膜１０３をイオン注入マスクとして前記半導体基板１０１と異なる導電型の不純物を注入することによって、前記活性領域の表面にＬＤＤ領域１０９の不純物の濃度より高い高濃度不純物層１１５を形成する。このように高濃度不純物層１１５を形成すれば、図７に示したように第１ゲート電極１０７ａの両方の側の活性領域にＬＤＤ領域１０９及び高濃度不純物層１１５よりなるソース／ドレイン領域１１６ａ、１１６ｂが形成される。ここで、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域に形成されたソース／ドレイン領域１１６ｂはドライバートランジスタのドレイン領域の役割をする。この時、前記ドレイン領域１１６ｂは第２ゲート電極１０７ｂの側壁に形成された第２スペーサ１１１ｂが除去された後に形成される。従って、第２ゲート電極１０７ｂの縁部の下にも前記高濃度不純物層１１５が広がって延長されたドレイン領域１１６ｂが形成される。これにより、第２ゲート電極１０７ｂとドレイン領域１１６ｂがお互い重なる部分Ａが存在する。
【００２６】
一般的に、高濃度不純物層１１５はＬＤＤ領域１０９より高い濃度を有する。従って、熱工程を実施すると、図７に示したように第２ゲート電極１０７ｂと重なるドレイン領域１１６ｂが深く形成される。結果的に、第２ゲート電極１０７ｂの側壁とドレイン領域１１６ｂの表面がお互い会うコーナー部分からドレイン領域１１６ｂの接合部分までの距離が従来技術に比べて大きく形成される。
【００２７】
図８は金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃを形成する段階を説明するための断面図である。より具体的に説明すれば、前記ソース／ドレイン領域１１６ａ、１１６ｂが形成された結果物を表面洗浄して前記第１及び第２ゲート電極１０７ａ、１０７ｂの表面及び前記ソース／ドレイン領域１１６ａ、１１６ｂの表面を露出させる。この時、前記ドライバートランジスタのドレイン領域１１６ｂを構成する高濃度不純物層１１５と隣接した第２ゲート電極１０７ｂの側壁もまた露出される。
【００２８】
次に、前記表面洗浄された結果物の全面に耐火性金属膜、例えばチタン膜、コバルト膜、またはモリブデン膜を形成する。
【００２９】
次いで、前記耐火性金属膜が形成された結果物を４５０℃乃至６７０℃の温度で熱処理することによって、前記第１及び第２ゲート電極１０７ａ、１０７ｂの表面及びソース／ドレイン領域１１６ａ、１１６ｂの表面にだけ選択的に金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃを形成する。この時、この熱処理工程が実施されている間、前記第１及び第２スペーサ１１１ａ、１１１ｂ及び前記素子分離膜１０３の上に形成された耐火性金属膜は反応しない状態で残存する。従って、この未反応の耐火性金属膜を化学溶液、例えば硫酸溶液を使用して選択的に除去することによって、第１ゲート電極１０７ａ及びソース／ドレイン領域１１６ａ、１１６ｂを電気的に隔離させることはもちろん、隣合うトランジスタをお互い隔離させる。
【００３０】
特に、耐火性金属膜としてチタン膜を使用した場合には、前記熱処理工程（第１熱処理と称する）により形成された金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃはＣ−４９相を有する。このＣ−４９相は底心斜方晶系(base-centered orthorhombic)となった結晶構造で、単位セル当り４分子を有する。そして、チタン膜を使用した前記金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃが形成された結果物を７００℃乃至８７０℃の温度で第２熱処理することによって、チタン膜を使用した金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃはＣ−５４相になる。Ｃ−５４相は面心斜方晶系(face-centered orthorhombic)となった結晶構造で、単位セル当り８分子を有する。このように第２熱処理工程によりチタン膜を使用した金属シリサイド膜の相がＣ−４９からＣ−５４に変わると、金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃの抵抗を極小化させうる。結果的に、ワードラインの電気的な抵抗及びＳＲＡＭセルトランジスタの電流駆動能力をさらに向上させうる。なお、第２熱処理は、チタン膜に限らず、コバルト膜やモリブデン膜を使用したときにも実施してよい。
【００３１】
以上のような熱処理工程においては、ゲート絶縁膜１０５の厚さが前述したように１５０Å以下に非常に薄いので前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間に形成されたソース／ドレイン領域１１６ｂは突き合せ金属シリサイド膜１１８ｂによって第２ゲート電極１０７ｂと連結される。このように形成された突き合せ金属シリサイド膜１１８ｂが後続熱工程によって成長してもドレイン領域１１６ｂの接合漏れ電流の特性は低下されない。これは、図７で説明されたように第２ゲート電極１０７ｂとドレイン領域１１６ｂが重なった領域Ａで突き合せ金属シリサイド膜１１８ｂからドレイン領域１１６ｂの接合部分までの距離が従来技術に比べて大きいからである。
【００３２】
図９は突き合せコンタクトホールを満たすプラグパターン１２２及び配線１２４を形成する段階を説明するための断面図である。より詳細に説明すれば、前記第２熱処理された結果物の全面に層間絶縁膜、例えば酸化膜を形成する。
【００３３】
次いで、前記層間絶縁膜を突き合せコンタクトマスクを使用してパタニングすることによって、前記突き合せ金属シリサイド膜１１８ｂの所定領域を露出させる突き合せコンタクトホールを有する層間絶縁膜パターン１２０を形成する。
【００３４】
次に、前記層間絶縁膜パターン１２０の表面に突き合せコンタクトホールを満たす導電膜、例えばドープされたポリシリコン膜またはタングステン膜を形成する。この時、前記導電膜を形成する前に層間絶縁膜パターン１２０が形成された結果物の全面に障壁金属膜、例えばチタン窒化膜ＴｉＮを形成しうる。引続き、前記層間絶縁膜パターン１２０の表面が露出される時まで前記導電膜をエッチバック工程または化学機械的研磨（ＣＭＰ）工程で平坦化させて突き合せコンタクトホール内にプラグパターン１２２を形成する。次いで、前記プラグパターン１２２を覆う配線１２４を形成する。
【００３５】
前述した本発明の突き合せコンタクト形成方法によって製造された突き合せコンタクトを有する半導体素子を図９を参照して説明する。
【００３６】
図９を参照すると、本発明による突き合せコンタクトを有する半導体素子は半導体基板１０１の所定領域に活性領域及び非活性領域を限定するために形成された素子分離膜１０３と、前記活性領域上にお互い所定の間隔で離れるように形成された第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂと、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの側壁に各々形成された第１スペーサ１１１ａ及び第２スペーサ１１１ｂと、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域の表面に形成されたドレイン領域１１６ｂと、前記ドレイン領域１１６ｂと前記第２ゲート電極１０７ｂを電気的に連結させる突き合せ金属シリサイド膜１１８ｂよりなる。ここで、第１ゲート電極１１１ａに向う第２ゲート電極１１１ｂの側壁には第２スペーサ１１１ｂが存在しない。
従って、図９に示したように突き合せ金属シリサイド膜１１８ｂは前記ドレイン領域１１６ｂと隣接した第２ゲート電極１０７ｂの側壁にも形成される。これにより、突き合せ金属シリサイド膜１１８ｂによってドレイン領域１１６ｂ及び第２ゲート電極１０７ｂを電気的に連結させうる。
【００３７】
前記第１ゲート電極１０７ａの両方の側の活性領域の中で前記ドレイン領域１１６ｂの反対側活性領域にソース領域１１６ａが形成される。前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂは各々ＳＲＡＭセルのアクセストランジスタのゲート電極及びドライバートランジスタのゲート電極に該当する。そして、ソース／ドレイン領域１１６ａ、１１６ｂはアクセストランジスタのソース／ドレイン領域に該当する。特に、前記ドレイン領域１１６ｂはドライバートランジスタのドレイン領域に該当したりもする。結果的に、前記突き合せ金属シリサイド膜１１８ｂはドライバートランジスタのドレイン領域１１６ｂとドライバートランジスタのゲート電極に該当する第２ゲート電極１０７ｂを電気的に連結させる機能を有する。また、前記突き合せ金属シリサイド膜１１８ｂの所定領域上に配線１２４を形成する。この時、前記突き合せ金属シリサイド膜１１８ｂと配線１２４の間にプラグパターン１２２が介在されうる。前記プラグパターン１２２はドープされたポリシリコン膜またはタングステン膜より形成することが望ましい。
【００３８】
なお、本発明は前記実施形態に限らず当業者の水準でその変形及び改良が可能である。
【００３９】
【発明の効果】
以上のように本発明によれば、第２ゲート電極の側壁に形成されたスペーサを除去した後、突き合せ金属シリサイド膜を通じて第２ゲート電極及びこれと隣接したソース／ドレイン領域を連結させる。従って、ソース／ドレイン領域の接合漏れ電流特性が低下されることを防止することはもちろん、突き合せコンタクト抵抗を改善させうる。
【図面の簡単な説明】
【図１】 従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図２】 図１に続く、従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図３】 図２に続く、従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図４】 図３に続く、従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図５】 本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図６】 図５に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図７】 図６に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図８】 図７に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図９】 図８に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
１０３ 素子分離膜
１０７ａ、１０７ｂ 第１及び第２ゲート電極
１１１ａ、１１１ｂ 第１及び第２スぺーサ
１１５ 高濃度不純物層
１１６ａ、１１６ｂ ソース／ドレイン領域
１１８ａ、１１８ｂ、１１８ｃ 金属シリサイド膜
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に突き合せコンタクトを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が増加するほど多層配線構造が広く使われる。このような多層配線構造において上部配線と下部配線とをお互い連結させるためのコンタクト技術は半導体素子の製造工程に必ず使われる。コンタクト技術には色々なことがあり、このコンタクト技術の中で隣接した二種類の配線をお互い連結させるための突き合せコンタクト技術は主にＳＲＡＭセルのノードコンタクトを形成する時に広く使われる。
【０００３】
図１乃至図４は従来の突き合せコンタクトを形成する方法を説明するための断面図である。
【０００４】
図１は素子分離膜３、第１及び第２ゲート電極７ａ、７ｂ、及びＬＤＤ領域９を形成する段階を説明するための断面図である。具体的に説明すると、シリコン基板１の所定領域に活性領域及び非活性領域を限定する素子分離膜３を形成する。次に、前記素子分離膜３の間の活性領域の表面にゲート酸化膜５を形成し、ゲート酸化膜５が形成された結果物の所定領域上に第１及び第２ゲート電極７ａ、７ｂを形成する。ここで、前記第１ゲート電極７ａはＳＲＡＭセルのアクセストランジスタのゲート電極、即ちワードラインに該当し、前記第２ゲート電極７ｂはＳＲＡＭセルのドライバートランジスタのゲート電極に該当する。そして、第１及び第２ゲート電極７ａ、７ｂはドープされたポリシリコン膜より形成する。次いで、前記第１ゲート電極７ａ、第２ゲート電極７ｂ、及び素子分離膜３をイオン注入マスクとして前記シリコン基板１の表面に不純物イオンを注入することによって活性領域の表面にＬＤＤ領域９を形成する。
【０００５】
図２はスペーサ１１及びソース／ドレイン領域１４を形成する段階を説明するための断面図である。まず、前記ＬＤＤ領域９が形成された結果物の全面に酸化膜または窒化膜を形成し、これを異方性蝕刻して第１及び第２ゲート電極７ａ、７ｂの側壁にスペーサ１１を形成する。この時、前記スペーサ１１を形成するための異方性蝕刻工程時過度蝕刻を実施してＬＤＤ領域９の表面を露出させうる。次いで、素子分離膜３、スペーサ１１、第１ゲート電極７ａ、及び第２ゲート電極７ｂをイオン注入マスクとしてシリコン基板１の表面に前記ＬＤＤ領域９と同じ導電型の不純物イオンを注入することによってＬＤＤ領域９より高い濃度を有する高濃度不純物領域１３を形成する。前記ＬＤＤ領域９及び前記高濃度不純物領域１３はトランジスタのソース／ドレイン領域１４を構成する。
【０００６】
図３は第１乃至第３金属シリサイド膜１６ａ、１６ｂ、１６ｃ及び突き合せコンタクトホールＨを形成する段階を説明するための断面図である。詳細に説明すると、前記ソース／ドレイン領域１４が形成された結果物の全面に耐火性金属膜を形成した後、所定の温度で熱処理を実施することによって、前記第１及び第２ゲート電極７ａ、７ｂの表面に各々第１及び第２金属シリサイド膜１６ａ、１６ｂを形成すると同時に、ソース／ドレイン領域１４の表面に第３金属シリサイド膜１６ｃを形成する。この時、前記スペーサ１１及び前記素子分離膜３の上に形成された耐火性金属膜は未反応の状態で残存する。
【０００７】
次いで、前記未反応の耐火性金属膜を化学溶液で除去する。引続き、前記未反応の金属膜が除去された結果物の全面に層間絶縁膜１８、例えば酸化膜を形成し、これをパタニングして前記第２金属シリサイド膜１６ｂ及びこれと隣接したソース／ドレイン領域１４を露出させる突き合せコンタクトホールＨを形成する。この時、前記スペーサ１１が層間絶縁膜１８に対して蝕刻選択比を有する物質膜よりなる場合には図３に示したように突き合せコンタクトホールＨにより露出されるスペーサ１１がそのまま残存して突き合せコンタクトホールＨのアスペクト比を増加させる。なお、突き合せコンタクトホールＨにより露出されるソース／ドレイン領域１４の面積を増加させることに制約を与えることはもちろん、突き合せコンタクトホールＨを形成するための蝕刻工程時発生されるポリマーが突き合せコンタクトホールＨの底に吸着されて突き合せコンタクト抵抗を増加させうる。
【０００８】
このような問題点を解決するために前記スペーサ１１を層間絶縁膜１８と同じ物質膜、例えば酸化膜より形成する場合には突き合せコンタクトホールＨを形成するための蝕刻工程時過度蝕刻を実施して第２ゲート電極７ｂの側壁に形成されたスペーサ１１が除去できる。しかしこの時、前記除去されたスペーサ１１の下部のＬＤＤ領域が露出されて後続熱工程時前記第３金属シリサイド膜１６ｃがソース／ドレイン領域１４の接合附近まで成長される。これにより、ソース／ドレイン領域１４の接合漏れ電流が増加される。
【０００９】
図４は配線２０を形成する段階を説明するための断面図である。より詳細に説明すれば、前記突き合せコンタクトホールＨが形成された結果物の全面に導電膜を形成し、これをパタニングして前記突き合せコンタクトホールＨを覆う配線２０を形成する。このように形成された配線２０は前記第２ゲート電極７ｂ及びこれと隣接したソース／ドレイン領域１４をお互い連結させる役割をする。
【００１０】
前述したように従来の突き合せコンタクト形成方法によれば、突き合せコンタクトホールにより露出されるソース／ドレイン領域の面積を増加させ難いか、ソース／ドレイン領域の接合漏れ電流を改善させ難い。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、突き合せコンタクトを有する半導体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記他の目的を達成するために本発明は、半導体基板、例えばシリコン基板の所定領域に素子分離膜を形成することによって活性領域を限定し、前記活性領域の表面にゲート絶縁膜を形成する。次いで、前記結果物の所定領域上にパタニングされたポリシリコン膜で第１及び第２ゲート電極を形成する。次に前記第１及び第２ゲート電極及び前記素子分離膜をイオン注入マスクとして不純物イオンを注入することによって前記半導体基板の濃度より高いＬＤＤ領域を形成する。次に、ゲート電極の側壁にスペーサを形成する。前記第１ゲート電極及び前記第２ゲート電極の間の活性領域と隣接して前記第２ゲート電極の側壁に形成されたスペーサを選択的に除去し、その後に、前記第１及び第２ゲート電極、前記スペーサ、及び前記素子分離膜をイオン注入マスクとして前記活性領域の表面に不純物イオンを注入することによって、前記半導体基板および前記ＬＤＤ領域の濃度より高い濃度を有する高濃度不純物層を形成する。この時、スペーサが除去された部分の下の活性領域にも前記不純物イオンが注入される。従って、後続熱工程を経ると第２ゲート電極の縁部の下部にも前記不純物イオンが広がった高濃度不純物層が形成される。次に、前記高濃度不純物層が形成された結果物の全面に耐火性金属膜、例えばチタン膜Ｔｉ、コバルト膜Ｃｏ、またはモリブデン膜Ｍｏを形成する。そして、前記耐火性金属膜が形成された結果物を所定の温度で熱処理して前記第１及び第２ゲート電極の表面及び前記高濃度不純物層の表面に金属シリサイド膜を選択的に形成する。この時、選択的に除去されたスペーサにより露出された第２ゲート電極の側壁にも金属シリサイド膜が形成されるので前記第２ゲート電極及びこれと隣接した高濃度不純物層をお互い連結させる突き合せ金属シリサイド膜が形成される。前記金属シリサイド膜を形成するための熱処理工程時スペーサ及び素子分離膜上に形成された耐火性金属膜は反応しない状態で残存する。従って、前記金属シリサイド膜が形成された結果物を化学溶液、例えば硫酸溶液に浸して前記未反応の耐火性金属膜を除去する。
引き続き前記突き合せ金属シリサイド膜が形成された結果物の全面に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記突き合せ金属シリサイド膜の所定領域を露出させる突き合せコンタクトホールを有する層間絶縁膜パターンを形成する段階と、前記突き合せコンタクトホールを満たすプラグパターンを形成する段階と、前記プラグパターンを覆う配線を形成する段階と、を進行する。
【００１５】
本発明によると、第１ゲート電極及び第２ゲート電極の間に形成された高濃度不純物層と第２ゲート電極が金属シリサイド膜を通じて連結されるので突き合せコンタクト抵抗を改善させうる。また、第２ゲート電極の側壁に形成されたスペーサを選択的に除去した後に高濃度不純物層を形成するので第２ゲート電極及び高濃度不純物層がお互い重なる領域が存在する。これにより、金属シリサイド膜が後続熱工程によって高濃度不純物層の接合附近まで成長される現象を抑制させうる。結果的に、高濃度不純物層の接合漏れ電流特性を改善させうる。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態をＳＲＡＭセルを例として詳細に説明する。しかし、本発明はＳＲＡＭセルに限らず半導体素子の全てのコンタクト技術に適用しうる。
【００１７】
図５乃至図９は本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【００１８】
図５は素子分離膜１０３、ゲート絶縁膜１０５、第１及び第２ゲート電極１０７ａ、１０７ｂ、及びＬＤＤ領域１０９を形成する段階を説明するための断面図である。まず、半導体基板１０１、例えばシリコン基板の所定領域に活性領域と非活性領域を限定する素子分離膜１０３を通常のＬＯＣＯＳ工程で形成する。ここで、前記素子分離膜１０３はトレンチ素子分離工程で形成しうる。
【００１９】
次いで、前記素子分離膜１０３によって限定された活性領域の表面にゲート絶縁膜１０５を形成する。ここで、前記ゲート絶縁膜１０５は５０Å乃至１５０Åの薄い熱酸化膜より形成することが望ましい。
【００２０】
次に、前記ゲート絶縁膜１０５が形成された結果物の全面に導電膜、例えばドープされたポリシリコン膜を形成し、これをパタニングして前記活性領域の所定領域を覆う第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂを形成する。ここで、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂは各々ＳＲＡＭセルのアクセストランジスタのゲート電極及びドライバートランジスタのゲート電極に該当する。前記アクセストランジスタのゲート電極はＳＲＡＭセルのワードラインの役割をする。そして、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域はＳＲＡＭセルのノードコンタクト、即ち突き合せコンタクトが形成される部分である。
【００２１】
次いで、前記第１及び第２ゲート電極１０７ａ、１０７ｂ及び前記素子分離膜１０３をイオン注入マスクとして前記活性領域に半導体基板１０１と異なる導電型の不純物を注入することによって、半導体基板１０１の不純物濃度より高いＬＤＤ領域１０９を形成する。
【００２２】
図６は第１及び第２スペーサ１１１ａ、１１１ｂ及びフォトレジストパターン１１３を形成する段階を説明するための断面図である。具体的に説明すれば、前記ＬＤＤ領域１０９が形成された結果物の全面に絶縁膜、例えばシリコン酸化膜またはシリコン窒化膜をＣＶＤ方法で形成する。
【００２３】
次に、前記絶縁膜を異方性蝕刻して前記第１及び第２ゲート電極１０７ａ、１０７ｂの側壁に各々第１スペーサ１１１ａ及び第２スペーサ１１１ｂを形成する。次いで、第１及び第２スペーサ１１１ａ、１１１ｂが形成された結果物の全面にフォトレジスト膜を塗布する。そして、前記フォトレジスト膜を突き合せコンタクトマスクを使用してパタニングすることによって、第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域に形成されたＬＤＤ領域１０９と隣接した第２スペーサ１１１ｂを露出させるフォトレジストパターン１１３を形成する。
【００２４】
図７は第１及び第２ソース／ドレイン領域１１６ａ、１１６ｂを形成する段階を説明するための断面図である。詳細に説明すれば、前記フォトレジストパターン１１３を蝕刻マスクとして前記露出された第２スペーサ１１１ｂを選択的に蝕刻して除去する。この時、前記露出された第２スペーサ１１１ｂを蝕刻する方法として乾式蝕刻工程または湿式蝕刻工程が使用でき、望ましくは、湿式蝕刻工程を使用する。これは、乾式蝕刻工程で前記露出された第２スペーサ１１１ｂを蝕刻する場合に前記露出された第２スペーサ１１１ｂと隣接したＬＤＤ領域１０９の表面に蝕刻損傷が加えられるからである。
【００２５】
次いで、前記フォトレジストパターン１１３を除去する。次に、前記第１及び第２ゲート電極１０７ａ、１０７ｂ、前記第１及び第２スペーサ１１１ａ、１１１ｂ、及び前記素子分離膜１０３をイオン注入マスクとして前記半導体基板１０１と異なる導電型の不純物を注入することによって、前記活性領域の表面にＬＤＤ領域１０９の不純物の濃度より高い高濃度不純物層１１５を形成する。このように高濃度不純物層１１５を形成すれば、図７に示したように第１ゲート電極１０７ａの両方の側の活性領域にＬＤＤ領域１０９及び高濃度不純物層１１５よりなるソース／ドレイン領域１１６ａ、１１６ｂが形成される。ここで、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域に形成されたソース／ドレイン領域１１６ｂはドライバートランジスタのドレイン領域の役割をする。この時、前記ドレイン領域１１６ｂは第２ゲート電極１０７ｂの側壁に形成された第２スペーサ１１１ｂが除去された後に形成される。従って、第２ゲート電極１０７ｂの縁部の下にも前記高濃度不純物層１１５が広がって延長されたドレイン領域１１６ｂが形成される。これにより、第２ゲート電極１０７ｂとドレイン領域１１６ｂがお互い重なる部分Ａが存在する。
【００２６】
一般的に、高濃度不純物層１１５はＬＤＤ領域１０９より高い濃度を有する。従って、熱工程を実施すると、図７に示したように第２ゲート電極１０７ｂと重なるドレイン領域１１６ｂが深く形成される。結果的に、第２ゲート電極１０７ｂの側壁とドレイン領域１１６ｂの表面がお互い会うコーナー部分からドレイン領域１１６ｂの接合部分までの距離が従来技術に比べて大きく形成される。
【００２７】
図８は金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃを形成する段階を説明するための断面図である。より具体的に説明すれば、前記ソース／ドレイン領域１１６ａ、１１６ｂが形成された結果物を表面洗浄して前記第１及び第２ゲート電極１０７ａ、１０７ｂの表面及び前記ソース／ドレイン領域１１６ａ、１１６ｂの表面を露出させる。この時、前記ドライバートランジスタのドレイン領域１１６ｂを構成する高濃度不純物層１１５と隣接した第２ゲート電極１０７ｂの側壁もまた露出される。
【００２８】
次に、前記表面洗浄された結果物の全面に耐火性金属膜、例えばチタン膜、コバルト膜、またはモリブデン膜を形成する。
【００２９】
次いで、前記耐火性金属膜が形成された結果物を４５０℃乃至６７０℃の温度で熱処理することによって、前記第１及び第２ゲート電極１０７ａ、１０７ｂの表面及びソース／ドレイン領域１１６ａ、１１６ｂの表面にだけ選択的に金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃを形成する。この時、この熱処理工程が実施されている間、前記第１及び第２スペーサ１１１ａ、１１１ｂ及び前記素子分離膜１０３の上に形成された耐火性金属膜は反応しない状態で残存する。従って、この未反応の耐火性金属膜を化学溶液、例えば硫酸溶液を使用して選択的に除去することによって、第１ゲート電極１０７ａ及びソース／ドレイン領域１１６ａ、１１６ｂを電気的に隔離させることはもちろん、隣合うトランジスタをお互い隔離させる。
【００３０】
特に、耐火性金属膜としてチタン膜を使用した場合には、前記熱処理工程（第１熱処理と称する）により形成された金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃはＣ−４９相を有する。このＣ−４９相は底心斜方晶系(base-centered orthorhombic)となった結晶構造で、単位セル当り４分子を有する。そして、チタン膜を使用した前記金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃが形成された結果物を７００℃乃至８７０℃の温度で第２熱処理することによって、チタン膜を使用した金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃはＣ−５４相になる。Ｃ−５４相は面心斜方晶系(face-centered orthorhombic)となった結晶構造で、単位セル当り８分子を有する。このように第２熱処理工程によりチタン膜を使用した金属シリサイド膜の相がＣ−４９からＣ−５４に変わると、金属シリサイド膜１１８ａ、１１８ｂ、１１８ｃの抵抗を極小化させうる。結果的に、ワードラインの電気的な抵抗及びＳＲＡＭセルトランジスタの電流駆動能力をさらに向上させうる。なお、第２熱処理は、チタン膜に限らず、コバルト膜やモリブデン膜を使用したときにも実施してよい。
【００３１】
以上のような熱処理工程においては、ゲート絶縁膜１０５の厚さが前述したように１５０Å以下に非常に薄いので前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間に形成されたソース／ドレイン領域１１６ｂは突き合せ金属シリサイド膜１１８ｂによって第２ゲート電極１０７ｂと連結される。このように形成された突き合せ金属シリサイド膜１１８ｂが後続熱工程によって成長してもドレイン領域１１６ｂの接合漏れ電流の特性は低下されない。これは、図７で説明されたように第２ゲート電極１０７ｂとドレイン領域１１６ｂが重なった領域Ａで突き合せ金属シリサイド膜１１８ｂからドレイン領域１１６ｂの接合部分までの距離が従来技術に比べて大きいからである。
【００３２】
図９は突き合せコンタクトホールを満たすプラグパターン１２２及び配線１２４を形成する段階を説明するための断面図である。より詳細に説明すれば、前記第２熱処理された結果物の全面に層間絶縁膜、例えば酸化膜を形成する。
【００３３】
次いで、前記層間絶縁膜を突き合せコンタクトマスクを使用してパタニングすることによって、前記突き合せ金属シリサイド膜１１８ｂの所定領域を露出させる突き合せコンタクトホールを有する層間絶縁膜パターン１２０を形成する。
【００３４】
次に、前記層間絶縁膜パターン１２０の表面に突き合せコンタクトホールを満たす導電膜、例えばドープされたポリシリコン膜またはタングステン膜を形成する。この時、前記導電膜を形成する前に層間絶縁膜パターン１２０が形成された結果物の全面に障壁金属膜、例えばチタン窒化膜ＴｉＮを形成しうる。引続き、前記層間絶縁膜パターン１２０の表面が露出される時まで前記導電膜をエッチバック工程または化学機械的研磨（ＣＭＰ）工程で平坦化させて突き合せコンタクトホール内にプラグパターン１２２を形成する。次いで、前記プラグパターン１２２を覆う配線１２４を形成する。
【００３５】
前述した本発明の突き合せコンタクト形成方法によって製造された突き合せコンタクトを有する半導体素子を図９を参照して説明する。
【００３６】
図９を参照すると、本発明による突き合せコンタクトを有する半導体素子は半導体基板１０１の所定領域に活性領域及び非活性領域を限定するために形成された素子分離膜１０３と、前記活性領域上にお互い所定の間隔で離れるように形成された第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂと、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの側壁に各々形成された第１スペーサ１１１ａ及び第２スペーサ１１１ｂと、前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂの間の活性領域の表面に形成されたドレイン領域１１６ｂと、前記ドレイン領域１１６ｂと前記第２ゲート電極１０７ｂを電気的に連結させる突き合せ金属シリサイド膜１１８ｂよりなる。ここで、第１ゲート電極１１１ａに向う第２ゲート電極１１１ｂの側壁には第２スペーサ１１１ｂが存在しない。
従って、図９に示したように突き合せ金属シリサイド膜１１８ｂは前記ドレイン領域１１６ｂと隣接した第２ゲート電極１０７ｂの側壁にも形成される。これにより、突き合せ金属シリサイド膜１１８ｂによってドレイン領域１１６ｂ及び第２ゲート電極１０７ｂを電気的に連結させうる。
【００３７】
前記第１ゲート電極１０７ａの両方の側の活性領域の中で前記ドレイン領域１１６ｂの反対側活性領域にソース領域１１６ａが形成される。前記第１ゲート電極１０７ａ及び第２ゲート電極１０７ｂは各々ＳＲＡＭセルのアクセストランジスタのゲート電極及びドライバートランジスタのゲート電極に該当する。そして、ソース／ドレイン領域１１６ａ、１１６ｂはアクセストランジスタのソース／ドレイン領域に該当する。特に、前記ドレイン領域１１６ｂはドライバートランジスタのドレイン領域に該当したりもする。結果的に、前記突き合せ金属シリサイド膜１１８ｂはドライバートランジスタのドレイン領域１１６ｂとドライバートランジスタのゲート電極に該当する第２ゲート電極１０７ｂを電気的に連結させる機能を有する。また、前記突き合せ金属シリサイド膜１１８ｂの所定領域上に配線１２４を形成する。この時、前記突き合せ金属シリサイド膜１１８ｂと配線１２４の間にプラグパターン１２２が介在されうる。前記プラグパターン１２２はドープされたポリシリコン膜またはタングステン膜より形成することが望ましい。
【００３８】
なお、本発明は前記実施形態に限らず当業者の水準でその変形及び改良が可能である。
【００３９】
【発明の効果】
以上のように本発明によれば、第２ゲート電極の側壁に形成されたスペーサを除去した後、突き合せ金属シリサイド膜を通じて第２ゲート電極及びこれと隣接したソース／ドレイン領域を連結させる。従って、ソース／ドレイン領域の接合漏れ電流特性が低下されることを防止することはもちろん、突き合せコンタクト抵抗を改善させうる。
【図面の簡単な説明】
【図１】 従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図２】 図１に続く、従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図３】 図２に続く、従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図４】 図３に続く、従来の突き合せコンタクトの形成方法を説明するための断面図である。
【図５】 本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図６】 図５に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図７】 図６に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図８】 図７に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【図９】 図８に続く、本発明による突き合せコンタクトを有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
１０３ 素子分離膜
１０７ａ、１０７ｂ 第１及び第２ゲート電極
１１１ａ、１１１ｂ 第１及び第２スぺーサ
１１５ 高濃度不純物層
１１６ａ、１１６ｂ ソース／ドレイン領域
１１８ａ、１１８ｂ、１１８ｃ 金属シリサイド膜
Claims (12)
- 半導体基板の所定領域に活性領域及び非活性領域を限定する素子分離膜を形成する段階と、
前記活性領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の所定領域を覆う第１ゲート電極及び第２ゲート電極を形成する段階と、
前記第１及び第２ゲート電極及び前記素子分離膜をイオン注入マスクとして不純物イオンを注入することによって前記半導体基板の濃度より高いＬＤＤ領域を形成する段階と、
前記第１及び第２ゲート電極の側壁に各々第１及び第２スペーサを形成する段階と、
前記第１ゲート電極及び前記第２ゲート電極の間の活性領域に隣接して形成された第２スペーサを選択的に除去し、その後に、前記第１及び第２ゲート電極、前記素子分離膜、及び前記第１及び第２スペーサをイオン注入マスクとして前記活性領域表面に不純物イオンを注入することによって、前記半導体基板の不純物の濃度および前記ＬＤＤ領域の濃度より高い高濃度不純物層を形成する段階と、
前記第１及び第２ゲート電極の表面及び前記高濃度不純物層の表面に金属シリサイド膜を選択的に形成することによって、前記第１ゲート電極及び前記第２ゲート電極の間に形成された高濃度不純物層と前記第２ゲート電極を電気的に連結させる突き合せ金属シリサイド膜を形成する段階と、
前記突き合せ金属シリサイド膜が形成された結果物の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパタニングして前記突き合せ金属シリサイド膜の所定領域を露出させる突き合せコンタクトホールを有する層間絶縁膜パターンを形成する段階と、
前記突き合せコンタクトホールを満たすプラグパターンを形成する段階と、
前記プラグパターンを覆う配線を形成する段階と、を含むことを特徴とする突き合せコンタクトを有する半導体素子の製造方法。 - 前記半導体基板はシリコン基板であることを特徴とする請求項１に記載の突き合せコンタクトを有する半導体素子の製造方法。
- 前記第１及び第２ゲート電極はドープされたポリシリコン膜より形成することを特徴とする請求項１に記載の突き合せコンタクトを有する半導体素子の製造方法。
- 前記第１及び第２スペーサはシリコン酸化膜またはシリコン窒化膜より形成することを特徴とする請求項１に記載の突き合せコンタクトを有する半導体素子の製造方法。
- 前記第２スペーサを選択的に除去する段階は、
前記第１ゲート電極及び前記第２ゲート電極の間の活性領域に隣接して形成された第２スペーサを露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを蝕刻マスクとして前記露出された第２スペーサを選択的に蝕刻して除去する段階と、
前記フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項１に記載の突き合せコンタクトを有する半導体素子の製造方法。 - 前記露出された第２スペーサは乾式蝕刻工程または湿式蝕刻工程で除去することを特徴とする請求項５に記載の突き合せコンタクトを有する半導体素子の製造方法。
- 前記突き合せ金属シリサイド膜を形成する段階は、
前記高濃度不純物層が形成された結果物の表面を洗浄して前記第１及び第２ゲート電極の表面及び前記高濃度不純物層の表面を露出させる段階と、
前記表面洗浄された結果物の全面に耐火性金属膜を形成する段階と、
前記耐火性金属膜が形成された結果物を第１温度で第１熱処理することによって前記露出された第１ゲート電極の表面にＣ−４９相を有する金属シリサイド膜を形成すると同時に前記第１ゲート電極及び前記第２ゲート電極の間の高濃度不純物層と前記第２ゲート電極を電気的に連結させるＣ−４９相の突き合せ金属シリサイド膜を選択的に形成する段階と、前記第１及び第２スペーサ及び前記素子分離膜上に残存する未反応の耐火性金属膜を選択的に除去する段階と、
前記未反応の耐火性金属膜が除去された結果物を前記第１温度より高い第２温度で第２熱処理することによって前記第１ゲート電極の表面にＣ−５４相の金属シリサイド膜を形成すると同時に前記第１ゲート電極及び前記第２ゲート電極の間の高濃度不純物層と前記第２ゲート電極を電気的に連結させるＣ−５４相の突き合せ金属シリサイド膜を選択的に形成する段階と、を含むことを特徴とする請求項１に記載の突き合せコンタクトを有する半導体素子の製造方法。 - 前記耐火性金属膜はチタン膜であることを特徴とする請求項７に記載の突き合せコンタクトを有する半導体素子の製造方法。
- 前記第１及び第２温度は各々４５０℃乃至６７０℃及び７００℃乃至８７０℃であることを特徴とする請求項７に記載の突き合せコンタクトを有する半導体素子の製造方法。
- 前記プラグパターンはドープされたポリシリコン膜より形成することを特徴とする請求項１に記載の突き合せコンタクトを有する半導体素子の製造方法。
- 前記突き合せ金属シリサイド膜を形成する段階は、
前記高濃度不純物層が形成された結果物の表面を洗浄して前記第１及び第２ゲート電極の表面及び前記高濃度不純物層の表面を露出させる段階と、
前記表面洗浄された結果物の全面に耐火性金属膜を形成する段階と、
前記耐火性金属膜が形成された結果物を熱処理することにより前記露出された第１ゲート電極の表面に金属シリサイド膜を形成すると共に前記第１ゲート電極及び前記第２ゲート電極の間の高濃度不純物層と前記第２ゲート電極を電気的に連結させる突き合せ金属シリサイド膜を選択的に形成する段階と、
前記第１及び第２スペーサ及び前記素子分離膜上に残存する未反応の耐火性金属膜を選択的に取り除く段階と、を含むことを特徴とする請求項１に記載の突き合せコンタクトを有する半導体素子の製造方法。 - 前記耐火性金属膜はコバルト膜、またはモリブデン膜であることを特徴とする請求項１１に記載の突き合せコンタクトを有する半導体素子の製造方法。
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