KR100675897B1 - 반도체 소자의 트랜지스터 형성 방법 - Google Patents

반도체 소자의 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 균일한 두께의 스페이서 산화막을 빠른 속도로 형성할 수 있도록 하는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 반도체 기판 상에 복수의 게이트 스택을 형성하는 단계; 및 상기 반도체 기판 상에 기체 상태의 트리메틸알루미늄과 트리스(tert-알콕시)실라놀을 교대로 공급하여 상기 복수의 게이트 스택 상에 스페이서 산화막을 형성하는 단계를 포함한다.
스페이서 산화막, 게이트 스택, 조밀도, 트리메틸알루미늄, 균일한 두께

Description

반도체 소자의 트랜지스터 형성 방법{METHOD FOR FORMING TRANSISTOR OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따라, 반도체 소자의 트랜지스터를 형성하는 간략화된 공정 순서도이며,
도 2는 도 1의 트랜지스터 형성 방법에서 스페이서 산화막을 형성하는 공정의 반응 원리를 나타내는 도면이다.
본 발명은 균일한 두께의 스페이서 산화막을 빠른 속도로 형성할 수 있도록 하는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
반도체 소자의 트랜지스터, 특히, PMOS와 NMOS로 이루어진 페리 트랜지스터의 전기적 특성은 게이트의 두께 균일도에 크게 의존한다. 즉, 하나의 웨이퍼 내에서, 더 나아가, 서로 다른 웨이퍼 내에서, 균일한 두께로 게이트를 형성하여야, 소자의 전기적 특성을 보다 균일하게 향상시켜 소자가 더욱 안정적으로 동작하게 할 수 있으며, 이와 동시에, 전체적인 소자 제조 공정의 수율 또한 향상시킬 수 있다.
한편, 종래에는 다음과 같은 공정을 진행함으로서, 이러한 게이트를 포함하는 반도체 소자의 트랜지스터를 형성하였다.
우선, 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 하드마스크막 등으로 이루어진 복수의 게이트 스택을 형성하고, 저농도 불순물을 주입하여 상기 복수의 게이트 스택 양 측의 반도체 기판 내에 LDD 영역을 형성한다.
계속하여, 예를 들어, LPCVD 방법과 같은 CVD 방법으로 TEOS 등의 산화막을 증착하여 상기 복수의 게이트 스택 상에 스페이서 산화막을 형성하고, 상기 스페이서 산화막에 대한 블랭킷 식각을 진행하여 상기 복수의 게이트 스택의 양 측벽에 게이트 스페이서를 형성한다. 이로서, 반도체 기판 상에 상기 게이트 스택 및 게이트 스페이서로 이루어진 복수의 게이트가 형성된다.
그리고 나서, 상기 복수의 게이트 양 측의 반도체 기판 내에 고농도 불순물을 주입하여 소오스/드레인을 형성함으로서, 최종적으로 LDD 구조를 가진 반도체 소자의 트랜지스터를 형성한다.
상술한 종래 기술에 의한 반도체 소자의 트랜지스터 형성 방법은 주로 고속 동작이 요구되는 PMOS와 NMOS로 이루어진 페리 트랜지스터를 형성하기 위해 적용되어 왔으며, 그 외에도 여러 가지 반도체 소자의 제조 공정에서 폭 넓게 적용되어 왔다.
그런데, 최근 들어 반도체 소자가 고집적화, 초미세화되면서, 동일 넓이의 반도체 기판 상에 형성되는 상기 복수의 게이트 스택의 조밀도는 더욱 증가하게 되 었으며, 이와 동시에, 단일한 반도체 기판 내에서도 보다 많은 수의 게이트 스택이 조밀하게 형성되는 영역과 비교적 적은 수의 게이트 스택이 성기게 형성되는 영역이 동시에 존재하여 각 영역별로 상기 복수의 게이트 스택이 형성된 조밀도가 서로 달라지게 되었다.
이 때문에, 상기 복수의 게이트 스택의 조밀도와 무관하게, 모든 영역의 상기 복수의 게이트 스택의 측벽에 균일한 두께로 게이트 스페이서를 형성하고, 이에 따라, 상기 게이트 스택 및 게이트 스페이서로 이루어진 복수의 게이트를 균일한 두께로 형성하여, 이를 포함하는 반도체 소자의 트랜지스터의 전기적 특성을 보다 균일하게 향상시킬 필요가 생기게 되었다.
그러나, 상술한 종래 기술에 따라, LPCVD 방법 등의 CVD 방법으로 스페이서 산화막을 형성하고 이에 대한 블랭킷 식각을 통해 게이트 스페이서를 형성하면, 상기 CVD 방법의 특성상, 영역별 서로 다른 조밀도로 상기 복수의 게이트 스택이 형성된 반도체 기판 상에 균일한 두께로 스페이서 산화막을 형성할 수 없고, 이 때문에, 모든 영역의 상기 복수의 게이트 스택의 측벽에 게이트 스페이서를 균일한 두께로 형성할 수 없는 문제점이 있다. 즉, 상기 CVD 방법으로 스페이서 산화막을 형성하면, 복수의 게이트 스택이 조밀하게 형성된 영역에서는 상기 스페이서 산화막이 얇은 두께로 형성되는 반면, 상기 복수의 게이트 스택이 성기게 형성된 영역에서는 상기 스페이서 산화막이 두껍게 형성되어, 상기 스페이서 산화막에 대한 블랭킷 식각을 통해 형성되는 게이트 스페이서의 두께가 단일한 반도체 기판 내에서도 각 영역별로 서로 달라지게 되며, 더 나아가서는, 서로 다른 반도체 기판 내에서도 서로 달라지게 된다.
이와 같이, 게이트 스페이서가 각 영역별로 서로 다른 두께로 형성되고, 더 나아가, 각 반도체 기판에 따라서도 서로 다른 두께로 형성됨에 따라서, 상기 게이트 스택 및 게이트 스페이서로 이루어진 복수의 게이트의 두께 역시 서로 불균일하게 되며, 이 때문에, 반도체 소자의 트랜지스터의 전기적 특성, 예를 들어, PMOS의 Vt 특성이 불균일하게 된다(즉, PMOS의 Vt 영역별 차이가 커지게 된다.).
이 때문에, 상기 종래 기술에 따르면, 상기 PMOS의 Vt 특성과 같은 반도체 소자의 트랜지스터의 전기적 특성이 불균일화, 악화됨에 따라, 전체적인 소자 제조 공정의 수율이 현저히 저하될 뿐만 아니라, 반도체 소자의 트랜지스터, 특히, 페리 트랜지스터의 동작에 오류가 생겨 이러한 반도체 소자의 트랜지스터가 안정적으로 동작할 수 없게 되는 문제점이 있었던 것이 사실이다.
다만, 종래에는 이러한 문제점을 해결하기 위해, 상기 LPCVD 방법 등의 CVD 방법 대신 ALD 방법을 사용하여 상기 스페이서 산화막을 형성함으로서, 보다 균일한 두께로 게이트 스페이서 및 게이트를 형성하고자 하는 시도가 이루어진 바 있다.
그러나, 당업자에게 자명하게 알려진 바와 같이, 상기 ALD 방법은 한 싸이클 당 단일 원자층 만이 성장하는 낮은 증착 속도를 가진 양산성이 지극히 낮은 증착 방법이므로, 반도체 소자의 대량 생산을 위한 양산 공정에는 제대로 적용될 수 없는 문제점이 있었다.
상술한 바와 같은 종래 기술의 문제점으로 인하여, 상기 복수의 게이트 스택 의 조밀도와 무관하게, 균일한 두께의 스페이서 산화막을 보다 빠른 속도로 형성할 수 있도록 하는 공정 기술의 개발이 계속적으로 요구되고 있다.
이에 본 발명은 복수의 게이트 스택의 조밀도와 무관하게 균일한 두께의 스페이서 산화막을 보다 빠른 속도로 형성할 수 있도록 하는 반도체 소자의 형성 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 복수의 게이트 스택을 형성하는 단계; 및 상기 반도체 기판 상에 기체 상태의 트리메틸알루미늄과 트리스(tert-알콕시)실라놀을 교대로 공급하여 상기 복수의 게이트 스택 상에 스페이서 산화막을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
상기 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 상기 게이트 스택의 형성 단계 후에, 상기 복수의 게이트 스택 표면을 산화하는 단계; 상기 복수의 게이트 스택 양 측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및 상기 복수의 게이트 스택 상에 버퍼 산화막 및 스페이서 질화막을 순차 형성하는 단계를 더 포함할 수 있다.
또한, 상기 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법에 있어서, 상기 트리스(tert-알콕시)실라놀은 트리스(tert-부톡시)실라놀 또는 트리스(tert-펜톡시)실라놀로 될 수 있다.
그리고, 상기 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법에서, 상기 스페이서 산화막의 형성 단계는 상압 이하의 압력 및 225-250℃의 온도에서 진행함이 바람직하다.
또한, 상기 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 상기 스페이서 산화막의 형성 단계 전에, 상기 반도체 기판의 표면을 산성 수용액으로 세정하는 단계를 더 포함할 수 있으며, 이 때, 상기 산성 수용액은 HF 수용액으로 될 수 있다.
이하, 첨부한 도면을 참고로 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 방법을 상세히 설명하기로 한다. 다만, 이는 하나의 예시로 제시된 것으로 이에 의해 본 발명의 권리 범위가 정해지는 것은 아니다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따라, 반도체 소자의 트랜지스터를 형성하는 간략화된 공정 순서도이며, 도 2는 도 1의 트랜지스터 형성 방법에서 스페이서 산화막을 형성하는 공정의 반응 원리를 나타내는 도면이다.
본 실시예에 따라 반도체 소자의 트랜지스터를 형성함에 있어서는, 우선, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 복수의 게이트 스택(110)을 형성한다. 보다 구체적으로, 이러한 게이트 스택(110)은 산화막 등으로 이루어진 게이트 절연막(102), 폴리 실리콘막 등으로 이루어진 게이트 도전막(104), 텅스텐 실리사이드막 등으로 이루어진 금속 실리사이드막(106) 및 질화막 등으로 이루어진 하드마스크막(108)을 반도체 기판(100) 상에 순차 적층하고 나서, 감광막(도시 생략)을 이용한 사진 식각 공정을 통해 상기 하드마스크막(108), 금속 실리사이드막(106), 게이트 도전막(104) 및 게이트 절연막(102)을 순차적으로 패터닝하여 형성한다.
상기 복수의 게이트 스택(110)을 형성한 후에는, 상기 패터닝을 위한 식각 공정에서 가해진 손상을 완화하기 위해 상기 복수의 게이트 스택(110)의 표면을 가볍게 산화하고 나서, 저농도의 불순물을 주입하여 상기 복수의 게이트 스택(110) 양 측의 반도체 기판(100) 내에 LDD 영역(도시 생략)을 형성한다.
그리고 나서, 도 1b에 도시된 바와 같이, 상기 복수의 게이트 스택(110)을 포함하는 반도체 기판(100)의 전면에 버퍼 산화막(114) 및 스페이서 질화막(116)을 순차 형성한다. 여기서, 상기 버퍼 산화막(114)은 스페이서 질화막(116)과 반도체 기판(100)이 직접 접촉하여 발생하는 스트레스를 방지하기 위한 것이다. 그리고, 상기 스페이서 질화막(116)은 후속 불순물 주입 공정 및 식각 공정 등에 대한 배리어막의 역할을 하기 위한 것이다.
한편, 이상의 도 1a 및 도 1b에 나타난 바와 같은 각 공정 단계, 즉, 복수의 게이트 스택(110)을 형성하는 공정에서 스페이서 질화막(116)을 형성하는 공정까지는 당업자에게 자명하게 알려진 통상적인 트랜지스터의 형성 방법에 따르므로, 이에 대한 더 이상의 구체적인 설명은 생략하기로 한다.
상기 스페이서 질화막(116)을 형성한 후에는, 도 1c에 도시된 바와 같이, 상기 버퍼 산화막(114) 및 스페이서 질화막(116)이 형성된 복수의 게이트 스택(110) 상에 스페이서 산화막(118)을 증착, 형성한다. 보다 구체적으로, 본 실시예에 있어서는, 종래 기술에서 적용된 LPCVD 방법 등의 CVD 방법 또는 ALD 방법으로 상기 스페이서 산화막(118)을 증착, 형성하는 것이 아니라, 기체 상태의 트리메틸알루미늄과 트리스(tert-알콕시)실라놀을 교대로 공급하여 산화막을 형성하는 소위 PDL(Pulse Dielectric Layer) 증착 방법으로 상기 스페이서 산화막(118)을 증착, 형성한다.
도 2를 참고로, 이러한 PDL 증착 방법을 이용한 산화막의 형성 공정의 구체적인 반응 원리에 관해 살피면 다음과 같다.
도 2를 참고하면, 상기 PDL 증착 방법을 통해 산화막을 형성함에 있어서는, 우선, 산화막이 형성될 피증착층(200) 상에 기체 상태의 트리메틸알루미늄을 공급한다. 그러면, 상기 피증착층(200)의 실리콘 등과 상기 트리메틸 알루미늄의 알루미늄이 서로 반응하여 상기 피증착층(200)의 표면이 메틸 알루미늄으로 덮이게 된다.
그리고 나서, 상기 메틸 알루미늄으로 덮인 피증착층(200) 상에 기체 상태의 트리스(tert-알콕시)실라놀, 예를 들어, 기체 상태의 트리스(tert-부톡시)실라놀 또는 트리스(tert-펜톡시)실라놀을 공급하면, 상기 트리스(tert-알콕시)실라놀과 상기 피증착층(200)을 덮고 있는 메틸 알루미늄이 서로 반응하여, 상기 메틸 알루미늄의 알루미늄과 상기 트리스(tert-알콕시)실라놀의 산소가 서로 결합한다(도 2의 1 단계 참조).
이 때, 상기 한 분자의 메틸 알루미늄과 한 분자의 트리스(tert-알콕시)실라놀이 서로 반응한 후에도, 상기 알루미늄의 촉매 작용으로 인해 다른 트리스(tert-알콕시)실라놀 분자가 확산을 통해 들어가서, 상기 피증착층(200)을 덮고 있는 알루미늄 및 이와 결합하고 있는 산소 사이에서 추가로 반응해 결합할 수 있기 때문에, 상기 피증착층(200)을 덮고 있는 알루미늄에 단일 분자층의 트리스(tert-알콕시)실라놀 만이 반응, 결합하는 것이 아니라 다수 분자층의 트리스(tert-알콕시)실라놀이 반응, 결합하게 된다(도 2의 2 단계 참조).
상술한 과정을 통해, 피증착층(200)을 덮고 있는 알루미늄에 다수 분자의 트리스(tert-알콕시)실라놀이 반응, 결합하여 실록산 고분자가 형성되면, 이러한 각각의 실록산 고분자가 서로 반응하여 실록산 고분자끼리 가교 결합을 형성하게 되며(도 2의 3 단계 참조), 이러한 가교 결합에 의해, 피증착층(200)을 덮고 있는 알루미늄에 결합된 실리콘-산소 결합이 모든 영역에 걸쳐 균일한 수로 형성되는 자기 제어적인 성질을 갖게 된다.
이상의 과정을 통해, 피증착층(200) 상에 산소와 결합된 알루미나 형태의 알루미늄막 및 이러한 알루미늄막 상의 산화막이 형성되며(도 2의 4 단계 참조), 상기 기체 상태의 트리메틸알루미늄과 트리스(tert-알콕시)실라놀을 교대로 공급하여 이상의 과정을 반복함으로서 원하는 두께로 산화막을 형성할 수 있다.
그런데, 이러한 반응 원리를 가지는 PDL 증착 방법을 통해 산화막을 형성하면, 상기 알루미늄의 촉매 작용으로 인해 한 싸이클 당 다수 분자층이 성장할 수 있어서, 종래의 ALD 방법에 비해 매우 빠른 속도(약 100 배의 속도)로 산화막을 형 성할 수 있는 동시에, 상술한 바와 같은 자기 제어적인 성질로 인해 ALD 방법과 거의 동일하게 모든 영역에 걸쳐 균일한 두께로 산화막을 형성할 수 있다.
따라서, 이러한 PDL 증착 방법을 이용해 상기 반도체 기판(100) 상에 기체 상태의 트리메틸알루미늄과 트리스(tert-알콕시)실라놀을 교대로 공급하여 상기 복수의 게이트 스택(110) 상에 스페이서 산화막(118)을 형성하면, 상기 복수의 게이트 스택(110)이 형성된 조밀도와 무관하게 모든 영역에 걸쳐 균일한 두께로 스페이서 산화막(118)을 형성할 수 있다.
한편, 상기 PDL 증착 방법을 이용한 스페이서 산화막(118)의 형성 공정은, 상압 이하의 압력 및 225-250℃의 온도에서 진행함이 바람직하다. 이러한 공정 조건은 PDL 증착 방법을 통해 가장 빠른 속도로 균일한 두께의 산화막을 형성할 수 있게 하는 최적화된 공정 조건으로서, 이러한 공정 조건 하에서 상기 스페이서 산화막(118)을 균일한 두께로 가장 빠르게 형성할 수 있다.
그리고, 상기 스페이서 산화막(118)을 형성하는 공정을 진행하기 직전에, 상기 복수의 게이트 스택(110)이 형성된 반도체 기판(100)의 표면을 산성 수용액, 예를 들어, HF 수용액으로 세정하는 공정을 더 진행함이 바람직하다. 이러한 세정 공정을 거치면, 상기 반도체 기판(100)의 표면이 수산화되어 상기 기체 상태의 트리메틸 알루미늄과의 반응성이 크게 향상될 수 있으며, 이에 따라, 상기 PDL 증착 방법을 통해 더욱 빠른 속도로 균일한 두께의 스페이서 산화막(118)을 형성할 수 있게 된다.
한편, 도 1d를 참조하면, 상기 스페이서 산화막(118)을 형성한 후에는, 통상의 트랜지스터 형성 공정에 따라, 상기 버퍼 산화막(114) 및 스페이서 질화막(116)을 순차 식각하고 상기 스페이서 산화막(118)에 대한 블랭킷 식각 공정을 진행하여 상기 복수의 게이트 스택(110)의 양 측벽에 게이트 스페이서(120)를 형성한다. 이로서, 반도체 기판(100) 상에 상기 게이트 스택(110) 및 게이트 스페이서(120)로 이루어진 복수의 게이트(130)가 형성된다. 계속하여, 상기 복수의 게이트(130) 양 측의 반도체 기판(100) 내에 고농도 불순물을 주입하여 소오스/드레인(도시 생략)을 형성함으로서, 최종적으로 LDD 구조를 가진 반도체 소자의 트랜지스터를 형성한다.
상술한 본 실시예에 따른 반도체 소자의 트랜지스터 형성 방법에 따르면, 상기 복수의 게이트 스택(110)의 조밀도와 무관하게 모든 영역에 걸쳐 균일한 두께의 스페이서 산화막(118)이 형성된다. 따라서, 이러한 스페이서 산화막(118)에 대한 블랭킷 식각을 통해 최종 형성되는 게이트 스페이서(120) 및 이를 포함하는 게이트(130) 역시 균일한 두께로 형성될 수 있으므로, 반도체 소자의 트랜지스터의 전기적 특성, 예를 들어, PMOS의 Vt 특성을 균일하게 향상시킬 수 있다.
본 발명자들의 실험 결과에 따르면, 종래 기술에 따라 LPCVD 방법 등의 CVD 방법으로 스페이서 산화막을 형성한 경우에는 게이트 스페이서 및 게이트가 영역에 따라 불균일한 두께로 형성됨에 따라 PMOS의 Vt 영역별 차이가 220mV에 이르러 반도체 소자의 트랜지스터의 전기적 특성이 크게 불균일화, 악화되었으나, 본 실시예에 따라 PDL 증착 방법으로 스페이서 산화막을 형성한 결과 게이트 스페이서 및 게이트가 균일한 두께로 형성됨에 따라 PMOS의 Vt 영역별 차이가 150mV에 불과하였다 (약 70mV의 개선 효과 있음). 또한, PMOS Vt 로딩 이펙트의 영역별 차이를 측정한 결과에 따르더라도, 종래 기술의 경우 172mV에 달하였으나, 본 실시예의 경우 29mV에 불과하여 약 140mV에 달하는 개선효과가 입증되었다.
이와 같이 본 실시예에 따라 반도체 소자의 트랜지스터를 형성하면, 반도체 소자의 트랜지스터의 전기적 특성, 특히, 페리 트랜지스터의 전기적 특성을 균일하게 향상시켜 반도체 소자가 안정적으로 동작하게 할 수 있는 동시에, 전체적인 소자 제조 공정의 수율 역시 크게 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
예를 들어, 상술한 실시예에서는 버퍼 산화막 및 스페이서 질화막과 함께 스페이서 산화막을 형성하고 이들을 식각하여 게이트 스페이서를 형성하였으나, 스페이서 산화막의 단일막으로 게이트 스페이서를 형성하거나, 스페이서 질화막 및 스페이서 산화막의 이중막으로 게이트 스페이서를 형성하는 반도체 소자의 트랜지스터 형성 방법 역시 이하의 청구범위에 의해 정의되는 본 발명의 권리 범위 내에 포괄될 수 있다.
상기한 바와 같이 본 발명에 따르면, 복수의 게이트 스택이 형성된 조밀도와 무관하게 모든 영역에 걸쳐, 반도체 소자의 트랜지스터를 이루는 게이트 스페이서 및 이를 포함하는 게이트를 균일한 두께로 형성할 수 있다.
이로서, 반도체 소자의 트랜지스터의 전기적 특성을 균일하게 향상시킬 수 있으므로, 반도체 소자가 안정적으로 동작하게 하여 반도체 소자의 품질 및 신뢰성을 크게 향상시킬 수 있는 동시에, 전체적인 소자 제조 공정의 수율 또한 크게 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 상에 복수의 게이트 스택을 형성하는 단계; 및
    상기 반도체 기판 상에 기체 상태의 트리메틸알루미늄과 트리스(tert-알콕시)실라놀을 교대로 공급하여 상기 복수의 게이트 스택 상에 스페이서 산화막을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
  2. 제 1 항에 있어서, 상기 게이트 스택의 형성 단계 후에, 상기 복수의 게이트 스택 표면을 산화하는 단계;
    상기 복수의 게이트 스택 양 측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및
    상기 복수의 게이트 스택 상에 버퍼 산화막 및 스페이서 질화막을 순차 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 트리스(tert-알콕시)실라놀은 트리스(tert-부톡시)실라놀 또는 트리스(tert-펜톡시)실라놀인 반도체 소자의 트랜지스터 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 스페이서 산화막의 형성 단계는 225-250℃의 온도에서 진행하는 반도체 소자의 트랜지스터 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 스페이서 산화막의 형성 단계 전에, 상기 반도체 기판의 표면을 산성 수용액으로 세정하는 단계를 더 포함하는 반도체 소자의 트랜지스터 형성 방법.
  6. 제 5 항에 있어서, 상기 산성 수용액은 HF 수용액인 반도체 소자의 트랜지스터 형성 방법.
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