TWI761505B - 製造半導體裝置的方法 - Google Patents

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伊葛Ｇ 葛茲尼索夫
范卡特拉曼 普拉哈卡爾
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Abstract

本發明提供一種將矽氧氮氧矽(SONOS)電晶體整合至包括三閘極氧化物結構的互補金屬氧化物半導體(CMOS)流程的方法。記憶體裝置可包括：具有電荷捕獲層及阻擋介電質的非揮發性記憶體(NVM)電晶體、包括第一厚度之第一閘極氧化物的第一場效電晶體(FET)、包括第二厚度之第二閘極氧化物的一第二FET、包括第三厚度之一第三閘極氧化物的第三FET，其中該第一厚度大於該第二厚度且該第二厚度大於該第三厚度。

Description

製造半導體裝置的方法
本發明大體上係關於半導體裝置，且更特定言之，係關於在現有互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)鑄造邏輯技術中包括嵌入式或一體成型之電荷捕獲閘極堆疊的記憶體單元及其製造方法。
〔優先權〕
本申請案根據35 U.S.C.§ 119(e)主張2017年6月14日申請的美國臨時申請案第62/519,757號的優先權及權益，其全文以引用的方式併入本文中。
對於諸如系統單晶片之許多應用，可能需要將基於金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)及非揮發性記憶體(non-volatile memory；NVM)電晶體之邏輯裝置及介面電路整合在單個晶片或基板上。在一些具體實例中，此整合可能會對MOS電晶體及NVM電晶體製造製程造成嚴重影響。MOS電晶體通常係使用標準或基線互補金屬氧化物半導體(CMOS)製程流程製造的，其涉及形成及圖案化導電材料、半導電材料及介電材料。針對每一操作嚴密地控制此等材料之組成以及處理反應劑之組成及濃度與用於此CMOS製程流程之溫度，以確保所 得MOS電晶體將適當地起作用。
非揮發性記憶體裝置包括非揮發性記憶體電晶體，諸如矽氧氮氧矽或半導體氧氮氧半導體(silicon-oxide-nitride-oxide-silicon/semiconductor-oxide-nitride-oxide-semiconductor；SONOS)類電晶體，其包括所儲存或捕獲的電荷改變NVM電晶體之臨限電壓以將資訊儲存為邏輯「1」或「0」的電荷捕獲閘極堆疊。電荷捕獲閘極堆疊形成可涉及形成安置於兩個介電或氧化物層之間的氮化物或氮氧化物電荷捕獲層。電荷捕獲閘極堆疊通常係使用明顯不同於基線CMOS製程流程之彼等材料及製程，且可不利地影響MOS電晶體之製造或受MOS電晶體之製造不利地影響的材料及製程製造的。特定言之，形成MOS電晶體之閘極氧化物或介電質藉由變更電荷捕獲層之厚度或組成可明顯降級先前形成的電荷捕獲閘極堆疊之效能。另外，此整合還可影響基線CMOS製程流程，且大體上要求相當大數目之遮罩集及製程步驟，此會增加裝置之製造費用且可減少工作裝置之產量。
此外，整合製造製程能夠控制NVM電晶體之頂部或阻擋介電質的厚度可能係重要的，例如以便滿足諸如合乎需要之臨限電壓Vt及/或等效氧化物厚度(equivalent oxide thickness；EOT)的要求，同時滿足MOS電晶體之閘極氧化物厚度目標，尤其在彼等MOS電晶體為高電壓(high voltage；HV)或輸入/輸出(input/output；I/O)電晶體時更加如此。
本發明的一態樣揭示一種方法，其包含：形成上覆基板之第一區及第二區的介電堆疊，該介電堆疊包括穿隧介電質、電荷捕獲層、頂蓋層及犧牲性氧化物層；圖案化該介電堆疊以在該第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除該第二區中之該介電 堆疊；執行第一氧化製程以形成上覆該第二區之第一閘極氧化物層；自該第二區之第二區域及第三區域移除該第一閘極氧化物層，但留下該第二區之第一區域中的該第一閘極氧化物層；執行第二氧化製程以在該第二區中形成第二閘極氧化物層，同時耗用該頂蓋層的至少一部分以在該第一區中形成該NVM電晶體之阻擋氧化物，並增大該第一區域中之該第一閘極氧化物層的厚度；移除該第二區之該第三區域中的該第二閘極氧化物層；以及執行第三氧化製程以在該第二區中形成第三閘極氧化物層，並同時增大該第二區域中之該第二閘極氧化物層、該NVM電晶體之該阻擋氧化物的厚度及該第一區域中之該第一閘極氧化物層的該厚度。
本發明的另一態樣揭示一種方法，其包含：形成上覆基板之第一區及第二區的介電堆疊，該介電堆疊包括穿隧介電質、電荷捕獲層、頂蓋層及犧牲性氧化物層；形成上覆該介電堆疊之犧牲性氮化物層；圖案化該犧牲性氮化物層及介電堆疊，以在該第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除該第二區中之該犧牲性氮化物層及該介電堆疊；執行第一氧化製程以形成上覆該第二區之第一閘極氧化物層；自該NV閘極堆疊移除該犧牲性氮化物層；移除該第二區之第二區域及第三區域中的該第一閘極氧化物層，但留下該第二區之第一區域中的該第一閘極氧化物層；執行第二氧化製程以在該第二區中形成第二閘極氧化物層，同時耗用該頂蓋層的至少一部分以形成該NVM電晶體之阻擋氧化物，並增大該第一區域中之該第一閘極氧化物層的厚度；移除該第二區之該第三區域中的該第二閘極氧化物層；執行第三氧化製程以在該第二區中形成第三閘極氧化物層，並同時增大該第二區域中之該第二閘極氧化物層、該NVM電晶體之該阻擋氧化物的厚度及該第一區域中之該第一閘極氧化物層的該厚度。
本發明的又另一態樣揭示一種方法，其包含：形成上覆基板之 第一區及第二區的第一閘極氧化物層；移除該第一閘極氧化物層之第一部分以在該第一區中產生第一開口；形成上覆該第一閘極氧化物層之介電堆疊，該介電堆疊包括穿隧介電質、電荷捕獲層、頂蓋層及犧牲性氧化物層；圖案化該介電堆疊以在該第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除該第二區中之該介電堆疊；自該第二區之第二區域及第三區域移除該第一閘極氧化物層，但留下該第二區之第一區域中的該第一閘極氧化物層；執行第二氧化製程以在該第二區中形成第二閘極氧化物層，其中該第二氧化製程耗用該頂蓋層的至少一部分以形成該NVM電晶體之阻擋氧化物，且增大該第一區域中之該第一閘極氧化物層的厚度；自該第二區之該第三區域移除該第二閘極氧化物層；執行第三氧化製程以在該第二區中形成第三閘極氧化物層，其中該第三氧化製程增大該第二區域中之該第二閘極氧化物層、該NVM電晶體之該阻擋氧化物的厚度，及該第一區域中之該第一閘極氧化物層的該厚度。
102:步驟
104:步驟
106:步驟
108:步驟
110:步驟
110':步驟
112:步驟
114:步驟
116:步驟
118:步驟
120:步驟
122:步驟
124:步驟
126:步驟
128:步驟
130:步驟
132:步驟
134:步驟
200:嵌入式矽氧氮氧矽或半導體氧氮氧半導體(SONOS)類非揮發性記憶體(NVM)裝置
202:隔離結構或淺溝槽隔離(STI)
204:晶圓或基板
206:第一區
208:第二區
209:襯墊氧化物
210:深N井
212:低電壓(LV)金屬氧化物半導體(MOS)電晶體
214:高電壓(HV)金屬氧化物半導體(MOS)電晶體
215:輸入/輸出(I/O)金屬氧化物半導體(MOS)電晶體
216:表面
218:通道
220:圖案化穿隧遮罩
222:箭頭
224:通道
226:n通道非揮發性記憶體(NVM)電晶體
228:穿隧介電質
230:多層電荷捕獲層
230 a:下部或第一電荷捕獲層
230 b:上部或第二電荷捕獲層
230 c:薄介電及/或氧化物層
232:多層頂蓋層
232 a:下部或第一頂蓋層
232 b:第二頂蓋層
234:犧牲性氧化物層
236:NV閘極堆疊
252:高電壓(HV)閘極氧化物
252':高電壓(HV)閘極氧化物
252":高電壓(HV)閘極氧化物
254:圖案化遮罩層
256:輸入/輸出(I/O)閘極氧化物
256':輸入/輸出(I/O)閘極氧化物
258:圖案化遮罩層
260:阻擋氧化物層
260':阻擋介電質
262:低電壓(LV)閘極氧化物
268:閘極層
270:閘極
272:閘極
274:閘極
276:閘極
280:圖案化遮罩層
290:輕度摻雜汲極(LDD)延伸部/源極及汲極區
292:第一側壁間隔件
294:第二側壁間隔件
296:矽化物區
298:應力誘導層或結構
300:第一替代具體實例
302:步驟
304:步驟
306:步驟
308:步驟
402:犧牲性氮化物層
404:圖案化遮罩層
500:第二替代具體實例
602:步驟
604:步驟
700:半導體晶粒或基板
702:高電壓金屬氧化物半導體(HV MOS)區域
704:輸入/輸出金屬氧化物半導體(I/O MOS)區域
706:低電壓金屬氧化物半導體(LV MOS)區域
在附圖之圖中借助於實例而非限制說明本發明。
圖1為說明用於製造包括嵌入式SONOS類NVM電晶體及MOS電晶體之記憶體單元或陣列的方法之具體實例的流程圖；圖2A至圖2N為說明記憶體單元之一部分在根據圖1之方法製造記憶體單元期間的橫截面圖的代表圖；圖2O為說明根據圖1及圖2A至圖2N之方法製造的包括嵌入式SONOS類NVM電晶體及MOS電晶體的成品記憶體單元之一部分的橫截面圖的代表圖；圖3為說明用於製造包括圖2O中所說明之成品記憶體單元的嵌入式SONOS類NVM電晶體及MOS電晶體的記憶體單元的方法之另一具體實例的流程圖； 圖4A至圖4D為說明記憶體單元之一部分在根據圖3之方法製造記憶體單元期間的橫截面圖的代表圖；圖5為說明用於製造包括圖2O中所說明之成品記憶體單元的嵌入式SONOS類NVM電晶體及MOS電晶體的記憶體單元的方法之另一具體實例的流程圖；圖6A至圖6E為說明記憶體單元之一部分在根據圖5之方法製造記憶體單元期間的橫截面圖的代表圖；及圖7為說明如圖2A至圖2N中製造的嵌入式SONOS類NVM裝置200之一個具體實例的代表性方塊圖。
以下描述闡述眾多特定細節，諸如特定系統、組件、方法等等之實例，以便提供對標的物之若干具體實例的良好理解。然而，熟習此項技術者將顯而易見，至少一些具體實例可在無此等特定細節之情況下實踐。在其他情況下，並不詳細描述或以簡單方塊圖格式呈現熟知的組件或方法以免不必要地混淆本文中所描述之技術。因此，下文所闡述之特定細節僅係例示性的。特定實施可不同於此等例示性細節且仍涵蓋在標的物之精神及範圍內。
本文中參考圖式描述包括嵌入式非揮發性記憶體(NVM)電晶體及金屬氧化物半導體(MOS)電晶體之記憶體單元及其製造方法的具體實例。然而，可在無此等特定細節中之一或多者的情況下或結合先前技術中之其他已知方法、材料及設備來實踐特定具體實例。在以下描述中，闡述諸如特定材料、尺寸、濃度及製程參數等之眾多特定細節，以提供對標的物之透徹理解。在其他情況下，尚未以特定細節描述熟知的半導體設計及製造技術以免不必要地混淆標的物。本說明書中對「一具體實例」、「一個具體實例」、「一實例具體實例」、「一些具體實例」及「各種具體實例」之參考意謂結合該 (等)具體實例所描述之特定特徵、結構或特性包括於標的物之至少一個具體實例中。此外，在本說明書中各處出現的片語「一具體實例」、「一個具體實例」、「一實例具體實例」、「一些具體實例」及「各種具體實例」未必皆指相同具體實例。
本說明書包括對附圖之參考，附圖形成詳細描述之部分。圖式示出根據例示性具體實例之說明。充分詳細地描述亦可在本文中被稱作「實例」之此等具體實例，以使熟習此項技術者能夠實踐本文中所描述之所主張標的物的具體實例。在不脫離所主張標的物之範圍及精神的情況下，可組合該等具體實例，可利用其他具體實例，或可進行結構、邏輯及電改變。應理解，本文中所描述之具體實例並不意欲限制標的物之範圍，而是使熟習此項技術者能夠實踐、製作及/或使用標的物。
如本文中所使用之術語「在……上方」、「在……下」、「在……之間」及「在……上」係指一個層相對於其他層之相對位置。因而，例如，沈積或安置於另一層上方或下的一個層可與該另一層直接接觸或可具有一或多個介入層。此外，沈積或安置於層之間的一個層可與該等層直接接觸或可具有一或多個介入層。相比而言，「在」第二層「上」之第一層與彼第二層接觸。另外，在假定操作相對於起始基板沈積、改質及移除膜的情況下，提供一個層相對於其他層之相對位置，而不考慮基板之絕對定向。
NVM電晶體可包括相關於矽氧氮氧矽(SONOS)或浮動閘極技術實施的記憶體電晶體或裝置。現將參考圖1及圖2A至圖2N詳細描述用於將NVM電晶體整合或嵌入至用於製造包括三閘極之一或多個MOS電晶體的標準或基線CMOS製程流程中的方法的具體實例。圖1為說明用於製造記憶體單元或陣列的方法或製程流程之具體實例的流程圖。圖2A至圖2N為說明記憶體單元之一部分在根據圖1之方法製造記憶體單元期間的橫截面圖的方塊圖。圖2O為 說明成品記憶體單元或陣列之具體實例的一部分的橫截面圖的代表圖。
標的物概述：
根據一個具體實例，本文中所揭示之一種記憶體裝置可具有：包括電荷捕獲層及阻擋介電質之非揮發性記憶體(NVM)電晶體，包括第一厚度之第一閘極氧化物的第一場效電晶體(field-effect transistor；FET)，包括第二厚度之第二閘極氧化物的第二FET及包括第三厚度之第三閘極氧化物的第三FET。在一個具體實例中，第一、第二及第三FET的對應閘極氧化物可各自具有相互不同的厚度。
在一個具體實例中，第一厚度可大於第二厚度且第二厚度可大於第三厚度。在一些具體實例中，NVM電晶體與第一、第二及第三FET可安置在單個半導體晶粒中。在一個具體實例中，NVM電晶體可為SONOS電晶體。
在一個具體實例中，第一、第二及第三閘極氧化物之厚度可分別在120Å至150Å、50Å至55Å、15Å至20Å的大致範圍中。第一、第二及第三FET可分別經組態為在4.5V至12V的範圍內操作的高電壓(HV)電晶體、在1.6V至3.6V的範圍內操作的輸入/輸出(I/O)電晶體，及在0.8V至1.4V的範圍內操作的低電壓(LV)或核心電晶體。在一些具體實例中，NVM電晶體之阻擋介電質、第一、第二及第三閘極氧化物中之一或多者可包括富氮氧化矽膜。
在一個具體實例中，記憶體裝置可進一步具有應力誘導結構，其包括壓縮氮化物層或拉伸氮化物層。
根據另一具體實例，一種操作方法可包括獲得安置於單個半導體晶粒內的記憶體裝置的步驟，該記憶體裝置包括非揮發性記憶體(NVM)電晶體、第一、第二及第三場效電晶體(FET)。在一個具體實例中，第一、第二及第三FET可各自包括彼此具有相互不同厚度的閘極氧化物。
在一個具體實例中，操作方法亦可包括將在4.5V至12V之大致範圍中的第一操作電壓提供至第一FET的步驟，其中第一操作電壓可經組態以程式化或抹除NVM電晶體。
在一個具體實例中，操作方法亦可包括將在1.6V至3.6V之大致範圍中的第二操作電壓提供至第二FET的步驟，其中第二操作電壓可包括記憶體裝置之輸入/輸出電壓。
在一個具體實例中，操作方法亦可包括將在0.8V至1.4V之大致範圍中的第三操作電壓提供至第三FET的步驟。
在諸如智慧卡應用之應用的一些具體實例中，將NVM電晶體嵌入至要求較厚閘極氧化物的包括I/O或HV MOS電晶體或場效電晶體(FET)的MOS電晶體。舉例而言，在一個具體實例中，MOS電晶體中之一者可為HV電晶體，且因此要求大致厚度為高達100Å至200Å之較厚閘極氧化物。在一些製程流程中，同時形成HV MOS閘極氧化物及NVM阻擋氧化物。雖然HV MOS閘極氧化物可形成/生長至其所需厚度，但由於NVM電晶體之阻擋或頂部氧化物在氧化HV MOS電晶體之閘極氧化物期間經受同一環境，因此其可生長為過厚。結果，NVM電晶體可不滿足EOT要求及程式化/抹除Vt。
在本發明中，介紹並描述將具有單層或雙層氮化物之氧氮氧(ONO)或ONONO電荷捕獲堆疊嵌入至對於其HV及I/O裝置使用較厚閘極氧化物之CMOS製程的製程。在一些具體實例中，前述ONO堆疊形成序列可不適於CMOS製程流程，該CMOS製程流程包括對於HV或I/O MOS電晶體中的一些製造較厚閘極氧化物層。在此製程流程中，現場蒸汽生成(in-situ steam generation；ISSG)或自由基氧化製程在閘極氧化NVM電晶體之頂部氧化物層及HV或I/O MOS電晶體之閘極氧化物層兩者方面可並非理想的。為了達成HV或I/O MOS電晶體之閘極氧化物的目標厚度，可將生長在ONO堆疊上之頂部氧 化物曝露於ISSG製程過長時間並在過厚時停止。替代地，可藉由爐製程或快速熱氧化(rapid thermal oxidation；RTO)製程生長HV或I/O MOS電晶體之閘極氧化物。在彼等具體實例中，爐製程或RTO製程可實現來自諸如淺溝槽隔離(shallow trench isolation；STI)介電質之隔離結構的水分擴散至ONO膜，並改變NVM電晶體之關鍵穿隧氧化物層的厚度或厚度一致性。結果，NVM電晶體之臨限電壓可降級。此外，爐及RTO製程大體上在極高溫(高達大約1100℃)下操作。高溫可致使ONO堆疊之氮化物層的陷阱密度發生改變，此亦可降級NVM電晶體之臨限電壓。
為解決上文問題以及其他問題，本文中所揭示之具體實例包括可增強諸如SONOS之NVM電晶體的保持效能之製程。介紹了三閘極氧化物方法，該方法允許使用高電壓以程式化/抹除SONOS，此繼而使SONOS記憶體單元之壽命末期(End-of-Life；EOL)處的感測臨限電壓(Vt)窗口大得多。同時，所揭示具體實例能夠在I/O MOS電晶體之情況下支援2.5V至3.3V的廣泛使用的I/O電壓。
此外，本文中描繪之具體實例可涉及確保NVM電晶體之ONO堆疊滿足厚度及可靠性要求，而不由於嵌入式系統中之HV及/或I/O MOS電晶體的較厚閘極層氧化而降級ONO堆疊效能之製造製程。
參考圖1及圖2A，製程以在晶圓或基板204中形成數個隔離結構或淺溝槽隔離(STI)202開始(步驟102)。隔離結構202隔離正形成的記憶體單元與在基板204之鄰接區域(未示出)中形成的記憶體單元。視情況及另外，可併入隔離結構202以隔離正在基板204之第一區206中形成的NVM電晶體與正在第二區208中形成的包括HV MOS、I/O MOS及LV MOS的MOS電晶體中之一或多者。在一個具體實例中，隔離結構202可包括諸如氧化物或氮化物之介電材料，且可藉由任何習知技術形成，包括(但不限於)STI或矽局部氧化 (local oxidation of silicon；LOCOS)。基板204可為由適用於半導體裝置製造之任何單晶材料組成的塊狀基板，或可包括形成於基板上的合適材料之頂部磊晶層。在一個具體實例中，用於基板204之合適材料包括(但不限於)矽、鍺、矽鍺或第III-V族合成半導體材料。
視情況及在一些具體實例中，如圖2A中最佳示出，襯墊氧化物209可形成在基板204之第一區206及第二區208兩者中的表面216上方。在一個具體實例中，襯墊氧化物209可為厚度為約10奈米(nm)至約20nm的二氧化矽(SiO2)，且可藉由熱氧化製程或現場蒸汽生成(ISSG)製程或此項技術中已知之其他氧化或沈積製程來生長。將理解，在一些具體實例中，可能不必要或不形成襯墊氧化物209。
參考圖1及圖2B，接著穿過襯墊氧化物209(若存在)將摻雜劑植入基板204中，以形成其中可形成NVM電晶體及/或MOS電晶體的井及用於MOS電晶體的通道(步驟104)。根據系統設計，可能存在或可能不存在安置於第一區206與第二區208之間的隔離結構202。所植入摻雜劑可具有任何類型及濃度，且可以任何能量植入，包括形成用於NVM電晶體及/或MOS電晶體之井或深井及形成用於MOS電晶體之通道的必需能量。在圖2B中所說明的一個特定具體實例中，作為一實例，植入適當離子物種之摻雜劑，以在第二區208中形成在其上方或其中可形成LV MOS電晶體212的深N井210。在替代具體實例中，亦可形成用於NVM電晶體226及/或HV MOS電晶體214及/或I/O MOS電晶體215之井或深井。應進一步瞭解，諸如深N井210之井可藉由在基板204之表面216上方沈積並圖案化諸如光阻層之遮罩層，並以適當能量將適當離子物種植入至適當濃度而形成。
在一個具體實例中，可在基板204之第二區208中形成用於HV MOS電晶體214、I/O MOS電晶體215及LV MOS電晶體212中之一或多者的通道 218。將理解，HV MOS電晶體214、I/O MOS電晶體215及LV MOS電晶體212之通道218可同時形成或可不同時形成。如同井植入，通道218可藉由在基板204之表面216上方沈積並圖案化諸如光阻層之遮罩層，並以適當能量將適當離子物種植入至適當濃度而形成。在一個具體實例中，例如，可以自約10千電子伏特(keV)至約100keV之能量及自約1e12cm-2至約1e14cm-2之劑量植入BF2以形成N型MOS(N-type MOS；NMOS)電晶體。P型MOS(P-type MOS；PMOS)電晶體可同樣藉由以任何合適之劑量及能量植入砷(As)或磷(P)離子而形成。應瞭解，植入亦可用於同時或在不同時間使用標準微影技術在全部三個MOS電晶體214、212、215中形成通道218，該等技術包括圖案化光阻層以遮蔽用於MOS電晶體214、212、215之通道218中的一者。
接下來，參考圖1以及圖2C及圖2D，形成在襯墊氧化物209層上或上覆該層的圖案化穿隧遮罩220，穿過穿隧遮罩220中之窗口或開口植入具有適當類型、能量及濃度的離子(由箭頭222表示)，以在第一區206中形成用於NVM電晶體226的通道224，並至少移除第二區208中之穿隧遮罩220及襯墊氧化物209層(步驟106)。穿隧遮罩220可包括由圖案化氮化物或氮化矽層形成之光阻層或硬式遮罩。
在一個具體實例中，用於NVM電晶體226之通道224可為以自約50千電子伏特(keV)至約500keV之能量及自約5e11cm-2至約1e13cm-2之劑量植入有銦(In)的深銦摻雜式通道，以形成n通道NVM電晶體226。在一個具體實例中，植入銦以形成NVM電晶體226之通道224將成品NVM電晶體之臨限電壓(VT)一致性自約150毫伏(mV)之VT標準差改良至約70至80mV。視情況或另外，在通道224處以約20keV之能量及自約5e11cm-2至約1e13cm-2之劑量用砷植入淺摻雜式通道。替代地，可植入BF2以形成n通道NVM電晶體，或植入砷或磷以形成p通道NVM電晶體。在一個替代具體實例中，亦可與MOS電晶體 214、212、215之通道218同時地形成用於NVM電晶體226之通道224。
在一個具體實例中，如圖2D中所說明，可例如以濕式清洗製程使用含有表面活性劑之10：1緩衝氧化物蝕刻(buffered oxide etch；BOE)移除穿隧遮罩220中之窗口或開口中的襯墊氧化物209。替代地，可使用20：1 BOE濕式蝕刻、50：1氫氟酸(hydrofluoric；HF)濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。隨後或同時，可使用氧電漿灰化或剝除包括光阻材料之穿隧遮罩220。替代地，可使用此項技術中已知之濕式或乾式蝕刻製程移除硬式穿隧遮罩220。
參考圖1及圖2E至圖2F，清洗或預清洗在基板204之第一區206中的表面216，形成或沈積數個介電層，諸如氧氮氧或ONO層或氧氮氧氮氧或ONONO層(步驟108)。隨後，形成在介電層上或上覆該等介電層之遮罩，並蝕刻介電層以在第一區206中形成NV閘極堆疊236(步驟110)。預清洗可為濕式或乾式製程。在一個具體實例中，其可為使用HF或標準清洗(SC1)及(SC2)之濕式製程，且對基板204之材料具有高度選擇性。在一個具體實例中，通常使用氫氧化銨(NH4OH)、過氧化氫(H2O2)與水(H2O)的1：1：5溶液在30℃至80℃下歷時約10分鐘執行SC1。在另一具體實例中，SC2為以HCl、H2O2與H2O之1：1：10溶液在約30℃至80℃下進行的短時浸漬。
參考圖2E，介電或NV閘極堆疊236沈積以在基板204之第一區206中至少在NVM電晶體226之通道224上方形成穿隧介電質228開始，且該形成可遍佈形成MOS電晶體212、214、215的基板204之第二區208。穿隧介電質228可為任何材料，且具有適於允許電荷載流子在所施加的閘極偏壓下穿隧至上覆電荷捕獲層中，而在NVM電晶體226未被偏壓時維持合適的洩漏障壁之任何厚度。在某些具體實例中，穿隧介電質228可為二氧化矽、氮氧化矽或其組合，且可藉由熱氧化製程、使用ISSG或自由基氧化來生長。
在一個具體實例中，可以熱氧化製程以熱方式生長二氧化矽穿隧介電質228。舉例而言，可在含氧氣體或大氣(諸如氧氣(O2)氣體)中在750℃至800℃下利用乾式氧化來生長二氧化矽層。歷時範圍大約為50至150分鐘之持續時間進行熱氧化製程，以藉由氧化並耗用基板之曝露表面來實現生長具有自約1.0奈米(nm)至約3.0nm之相對一致厚度的穿隧介電質228。將理解，此範圍僅係說明性的且並不意欲為限制性的。
在另一具體實例中，可以自由基氧化製程生長二氧化矽穿隧介電質228，該製程涉及使彼此呈大約1：1之比率的氫氣(H2)及氧氣(O2)氣體流入處理腔室中而不進行點燃事件(諸如形成電漿)，此點燃事件原本將通常用於熱解H2及O2以形成蒸汽。實情為，H2及O2准許在範圍大約為約900℃至約1100℃之溫度下在範圍大約為約0.5托至約10托之壓力下發生反應，以在基板之表面處形成自由基，諸如OH自由基、HO2自由基或O雙自由基。歷時大致範圍大約為約1至約10分鐘之持續時間進行自由基氧化製程，以藉由氧化並耗用基板之曝露表面實現生長具有自約1.0奈米(nm)至約4.0nm之厚度的穿隧介電質228。將理解，在圖2E及後續圖中，出於清晰之目的可放大穿隧介電質228之厚度。在一個具體實例中，相比藉由濕式氧化技術形成的穿隧介電質，以自由基氧化製程生長的穿隧介電質228可更緻密且由每cm3大體上較少氫原子組成，甚至厚度減少。在某些具體實例中，在能夠處理多個基板之分批處理腔室或爐中進行自由基氧化製程，以在不影響製造設施可要求之輸送量(基板/小時)要求的情況下提供高品質穿隧介電質228。
在另一具體實例中，穿隧介電層228係藉由化學氣相沈積(chemical vapor deposition；CVD)或原子層沈積沈積成，且係由介電層組成，該介電層可包括(但不限於)二氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿及氧化鑭。在又一具體 實例中，穿隧介電質228可為雙層介電區，其包括諸如(但不限於)二氧化矽或氮氧化矽之底部材料層及頂部材料層，該頂部材料可包括(但不限於)氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿及氧化鑭。
再次參考圖2E，形成在穿隧介電質228上或上覆該穿隧介電質之電荷捕獲層。通常，如圖2F中最佳示出，電荷捕獲層可為包含多個層的多層電荷捕獲層230，其包括實體上更接近穿隧介電質228之至少一下部或第一電荷捕獲層230 a，及上部或第二電荷捕獲層230 b，其相對於第一電荷捕獲層為貧氧的且包含分佈於多層電荷捕獲層230中的大部分電荷陷阱。
多層電荷捕獲層230之第一電荷捕獲層230 a可包括氮化矽(Si3N4)、富矽氮化矽或氮氧化矽(SiOxNy(HO))層。舉例而言，第一電荷捕獲層230 a可包括藉由CVD製程形成的厚度介於約2.0nm與約6.0nm之間的氮氧化矽層，該製程使用呈提供富矽且富氧氮氧化物層之定製比率及流動速率的二氯矽烷(DCS)/氨氣(NH3)與氧化亞氮(N2O)/NH3之氣體混合物。
接著在第一電荷捕獲層230 a上方直接地或間接地形成多層電荷捕獲層230之第二電荷捕獲層230 b。在一個具體實例中，第二電荷捕獲層230 b可包括氮化矽及氮氧化矽層，其氧、氮及/或矽之化學計量比率不同於第一電荷捕獲層230 a的比率。第二電荷捕獲層230 b可包括厚度介於約2.0nm與約8.0nm之間的氮氧化矽層且可藉由CVD製程形成或沈積成，該製程使用包括呈提供富矽貧氧頂部氮化物層之定製比率及流動速率的DCS/NH3與N2O/NH3之氣體混合物的製程氣體。在一個替代具體實例中，第一電荷捕獲層230 a及第二電荷捕獲層230 b的氧、氮及/或矽之化學計量組成可相同或大約彼此相等。
在另一具體實例中，第一電荷捕獲層230 a與第二電荷捕獲層230 b之間可形成薄介電及/或氧化物層230 c，從而使多層電荷捕獲層230為NON 堆疊。在一些具體實例中，多層電荷捕獲層230為分裂電荷捕獲層，其進一步包括分離第一(下部)電荷捕獲層230 a與第二(上部)電荷捕獲層230 b的薄中間氧化物層230 c。中間氧化物層230 c大體上減少積聚在第二電荷捕獲層230 b之邊界處的電子電荷在程式化期間穿隧至第一電荷捕獲層230 a中的機率，從而相比習知記憶體裝置降低洩漏電流。在一個具體實例中，可使用熱或自由基氧化來藉由氧化將中間氧化物層230 c形成至第一電荷捕獲層230 a的選定深度。可例如使用單個基板工具在1000至1100℃的溫度下或使用分批反應器工具在800至900℃的溫度下執行自由基氧化。可以大約1：1之比率及10至15托使用單個基板工具，或對於分批製程以300至500托之壓力，在使用單個基板工具時歷時1至2分鐘之時間或在使用分批製程時歷時30min至1小時之時間來將H2與O2氣體之混合物引入至製程腔室。在一些具體實例中，自由基氧化製程不存在諸如形成電漿之點燃事件，該事件原本將通常用於熱解H2及O2以形成蒸汽。實情為，准許H2及O2在第一電荷捕獲層230 a之表面處發生反應，以形成諸如OH自由基、HO2自由基或O雙自由基之自由基以形成中間氧化物層230 c。
如本文中所使用，術語「富氧」及「富矽」係相對於此項技術中常用的化學計量氮化矽或「氮化物」，其具有(Si3N4)之組成及大約2.0之折射率(refractive index；RI)。因此，「富氧」氮氧化矽需要自化學計量氮化矽朝向較高wt%的矽及氧(亦即，氮還原)移位。因此，富氧氮氧化矽膜更類似二氧化矽，且RI朝向純二氧化矽之1.45RI減小。類似地，本文中描述為「富矽」之膜需要自化學計量氮化矽朝向較高wt%的矽與較少氧(相比「富氧」膜)移位。因此，富矽氮氧化矽膜更類似矽，且RI朝向純矽之3.5RI增大。
再次參考圖2E，數個介電層進一步包括形成在電荷捕獲層230或第二電荷捕獲層230 b上或上覆該層之頂蓋層232。在諸如所示出之一些具體實例中，頂蓋層232為多層頂蓋層，其包括上覆電荷捕獲層230之至少一下部或 第一頂蓋層232 a及上覆第一頂蓋層232 a之第二頂蓋層232 b。
在一個具體實例中，第一頂蓋層232 a可包括使用低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)熱氧化製程沈積的，具有介於2.0nm與4.0nm之間的厚度的諸如氧化矽(SiO2)之高溫氧化物(high-temperature-oxide；HTO)。舉例而言，氧化製程可包括在將基板維持在約900℃至約1000℃的溫度下時，以約50mT至約1000mT之壓力歷時約10分鐘至約120分鐘之週期使基板206曝露至沈積腔室中的矽源，如矽烷、氯矽烷或二氯矽烷及諸如O2或N2O之含氧氣體。在一些具體實例中，在用於形成第二電荷捕獲層230 b之相同製程腔室中現場執行，且在緊隨形成第二電荷捕獲層230 b後執行氧化製程。
在一個具體實例中，第二頂蓋層232 b可包括藉由使用N2O/NH3與DCS/NH3之氣體混合物的CVD製程形成的，具有介於2.0nm與4.0nm之間的厚度的氮化矽、富矽氮化矽或富矽氮氧化矽層。
在一些具體實例中，第一頂蓋層232 a及第二頂蓋層232 b兩者可皆包括藉由使用N2O/NH3與DCS/NH3之氣體混合物的CVD製程形成的氮化矽、富矽氮化矽或富矽氮氧化矽層。第一頂蓋層232 a及第二頂蓋層232 b可具有或可不具有相同化學計量。
仍參考圖1及圖2E，形成在頂蓋層232上或上覆頂蓋層的犧牲性氧化物層234。在一個具體實例中，犧牲性氧化物層234可包括藉由熱氧化製程或自由基氧化生長，且具有介於2.0nm與4.0nm之間的厚度的高溫氧化物(HTO)層。在另一具體實例中，犧牲性氧化物層234可藉由化學氣相沈積製程在低壓化學氣相沈積(LPCVD)腔室中形成或沈積成。舉例而言，犧牲性氧化物層234可藉由使用如下製程氣體之CVD製程沈積成，該製程氣體包括呈提供二氧化矽(SiO2)犧牲性氧化物層234之定製比率及流動速率的矽烷或DCS與 諸如O2或N2O之含氧氣體的氣體混合物。
接下來，仍參考圖1及圖2E，形成在犧牲性氧化物層234上或上覆該層的圖案化遮罩層，且參考圖2F，蝕刻或圖案化犧牲性氧化物層234、頂蓋層232及電荷捕獲層230以及穿隧介電層228，以形成NV閘極堆疊236。在一個具體實例中，NV閘極堆疊236可大體上安置成在第一區206中上覆NVM電晶體226的通道224。蝕刻或圖案化製程可進一步自基板204之第二區208移除NV閘極堆疊236之各種介電層(步驟110)。圖案化遮罩層280可包括使用標準微影技術圖案化之光阻層，且可使用包括一或多個單獨步驟之乾式蝕刻製程蝕刻或移除第二區208中之NV閘極堆疊236層，以在穿隧介電質228或襯墊氧化物209之表面上終止。在一個具體實例中，蝕刻可經組態以藉由引入各向同性組份在STI 202凹坑中移除NV閘極堆疊中的介電層，並在剩餘最小大約45Å之襯墊氧化物209時在第二區208中停止。
參考圖1、圖2F及圖2G，以高度選擇性清洗製程自NV閘極堆疊236移除犧牲性氧化物層234及多層頂蓋層232中之第二頂蓋層232 b的頂部部分或大體上全部(步驟112)。此清洗製程進一步移除第一區206中剩餘的超出NV閘極堆疊236的任何氧化物，諸如穿隧介電質228及/或襯墊氧化物209中之氧化物，並在第二區208中使基板204準備用於HV閘極氧化物252層生長。在一個替代具體實例中，可並不完全移除襯墊氧化物109或根本不移除襯墊氧化物(圖2G中之虛線)。在一個例示性實施中，可以濕式清洗製程使用含有表面活性劑之10：1緩衝氧化物蝕刻(BOE)移除犧牲性氧化物層234及第二頂蓋層232 b。替代地，可使用20：1 BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。
接下來，參考圖1及圖2H，在基板204上方直接地或間接地形成HV閘極氧化物252層(步驟114)。在一個具體實例中，如圖2G中最佳說明， 製程在以襯墊氧化物預清洗製程完全或部分移除襯墊氧化物209時開始。在部分或完全移除襯墊氧化物209之後，藉由乾式快速熱氧化(rapid thermal oxidation；RTO)製程、習知或爐氧化製程、化學氣相沈積製程(CVD)或此項技術中已知的其他非自由基氧化物形成製程或其組合而形成HV閘極氧化物252層。在一個具體實例中，可不建議濕式爐氧化，如稍後章節中所解釋。
在一個具體實例中，作為一實例，氧化製程以在具有或不具有諸如電漿之點燃事件的情況下在分批或單個晶圓處理腔室中執行的乾式RTO開始。舉例而言，裝置經受涉及使氧氣(O2)氣體流入處理腔室的快速熱氧化製程。O2氣體准許在範圍大約為1000至1100℃之溫度、範圍大約為0.5至5托之壓力下發生反應，以形成HV閘極氧化物252層。在一個具體實例中，可藉由氧化矽晶圓204在晶圓204之表面216的至少一部分上生長HV閘極氧化物252層。在一個替代具體實例中，可用為非自由基氧化製程之快速分子氧化取代RTO製程。然而，在一個具體實例中，HV閘極氧化物252層可能未藉由諸如現場蒸汽生成(ISSG)之濕式快速及自由基氧化製程形成，此係因為此等自由基氧化製程可影響或氧化第一區206中之NV閘極堆疊226的頂蓋層232 a及/或232 b及第二電荷捕獲層230 b。在替代具體實例中，可藉由諸如化學氣相沈積(CVD)或其他在分批或單個晶圓處理腔室中執行的具有或不具有諸如電漿之點燃事件的非自由基氧化製程之製程取代RTO或習知爐氧化製程，只要將生長或沈積氧化物以在第二區208中形成HV閘極氧化物252層即可。在一個具體實例中，藉由控制HV閘極氧化物252層形成中之操作參數，可達成HV閘極氧化物252層之目標厚度。參數可包括RTO、爐氧化及CVD製程之時間持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，HV閘極氧化物252層的至少一部分在成品裝置中作為HV MOS電晶體214之HV閘極氧化物252繼續存在。在一個具體實例中，為耐受相對高的操作電壓，HV閘極氧化物252層之合乎需要的目標厚度可大約 介於100Å至200Å之間或為其他厚度。將理解，此範圍僅係說明性的且並不意欲為限制性的。在一個具體實例中，HV閘極氧化物252層可在圖2H中描述之製程中形成為厚於合乎需要的厚度。可在稍後製程中移除過量HV閘極氧化物252層，以達成HV MOS電晶體214之HV閘極氧化物252的合乎需要或最後厚度。
再次參考圖2H，在形成HV閘極氧化物252層之後，可形成在第一區206中之至少NV閘極堆疊236及第二區208中之HV MOS 214的通道218上方的HV閘極氧化物252層上或上覆該堆疊及層的圖案化遮罩層254(步驟116)。圖案化遮罩層254可包括使用標準微影技術圖案化的光阻層、硬式遮罩層或此項技術中已知的其他技術。
接下來，參考圖1及圖2I，移除上覆基板204之第二區208中的I/O MOS 215及LV MOS 212的至少通道218的HV閘極氧化物252層(步驟116)。在氧化物蝕刻步驟之後，可曝露出I/O MOS 215及LV MOS 212區域中的基板表面216。在一個例示性具體實例中，可使用含有表面活性劑之10：1緩衝氧化物蝕刻(BOE)以濕式清洗製程移除HV閘極氧化物252層。替代地，可使用20：1 BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。在一個替代具體實例中，可使用電漿蝕刻製程移除HV閘極氧化物252層。
接下來，參考圖1及圖2J，執行氧化製程，以氧化多層頂蓋層232之第二頂蓋層232 b及/或第一頂蓋層232 a的剩餘部分及(視情況)第二電荷捕獲層230 b的一部分，以形成上覆第二電荷捕獲層230 b的阻擋氧化物層260(步驟118)。在一個具體實例中，氧化製程適於氧化或耗用第一頂蓋層232 a或第二頂蓋層232 b的剩餘部分或(視情況)第二電荷捕獲層230 b的一部分，以在第一區中形成阻擋氧化物層260，同時氧化上覆I/O MOS 215及LV MOS 212的通道218的基板表面216之至少一部分，以在第二區中形成I/O閘極氧化物256 層。在一個具體實例中，氧化製程亦可在HV MOS 214之通道218處或周圍生長氧化物層，以增大HV閘極氧化物252'層的厚度。氧化製程可包括現場蒸汽生成(ISSG)，或其他在分批或單個基板處理腔室中執行的具有或不具有諸如電漿之點燃事件的自由基氧化製程。舉例而言，在一個具體實例中，可以自由基氧化製程生長阻擋氧化物層260及I/O閘極氧化物256層，該製程涉及使彼此呈大約1：1之比率的氫氣(H2)及氧氣(O2)氣體流入處理腔室而不進行諸如形成電漿之點燃事件，該點燃事件原本將通常用於熱解H2及O2以形成蒸汽。實情為，H2及O2准許在範圍大約為700至800℃的溫度、範圍大約為0.5至5托之壓力下發生反應，以在剩餘第二頂蓋層232 b或第一頂蓋層232 a的表面處形成諸如OH自由基、HO2自由基或O雙自由基自由基之自由基。自由基氧化製程可歷時範圍大約為10至15分鐘之持續時間進行，以藉由氧化及耗用多層頂蓋層232及(視情況)第二電荷捕獲層230 b的一部分實現生長厚度介於約3nm至約4.5nm之阻擋氧化物層260，及厚度介於約5nm至約7nm之I/O閘極氧化物256層。在一個具體實例中，藉由控制I/O閘極氧化物256層形成中之操作參數，可達成I/O閘極氧化物256層之目標厚度。參數可包括ISSG或其他自由基氧化製程之時間持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，I/O閘極氧化物256層的至少一部分在成品裝置中作為I/O MOS電晶體215之I/O閘極氧化物256繼續存在。在一個具體實例中，為耐受相對高的操作電壓，I/O閘極氧化物252層之合乎需要的目標厚度可大約介於50Å至70Å之間或為其他厚度。將理解，此範圍僅係說明性的且並不意欲為限制性的。在一個具體實例中，I/O閘極氧化物256層可在圖2J中描述之製程中形成為厚於合乎需要的厚度。可在稍後製程中移除過量I/O閘極氧化物256層，以達成I/O MOS電晶體215之I/O閘極氧化物256的合乎需要或最後厚度。
再次參考圖2J，在形成I/O閘極氧化物256層之後，可形成在第 一區206中之至少NV閘極堆疊236、第二區208中之HV MOS 214的通道218上方的HV閘極氧化物252'層及I/O MOS 215的通道218上方的I/O閘極氧化物256層上或上覆該堆疊及兩層的圖案化遮罩層258(步驟120)。圖案化遮罩層258可包括使用標準微影技術圖案化的光阻層、硬式遮罩層或此項技術中已知的其他技術。
接下來，參考圖1及圖2K，移除上覆基板204之第二區208中的LV MOS 212的至少通道218的I/O閘極氧化物256層(步驟120)。在氧化物蝕刻步驟之後，可曝露出LV MOS 212區域中之基板表面216。在一個例示性具體實例中，可使用含有表面活性劑之10：1緩衝氧化物蝕刻(BOE)以濕式清洗製程移除I/O閘極氧化物256層。替代地，可使用20：1 BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。在一個替代具體實例中，可使用包括一或多個單獨步驟之乾式蝕刻製程蝕刻或移除I/O閘極氧化物256層以在基板表面216上終止。
接下來，參考圖1及圖2L，執行氧化製程以形成LV閘極氧化物262層(步驟122)。在一個具體實例中，可藉由諸如ISSG製程之自由基氧化製程形成LV閘極氧化物262層，如上文所描述。在藉由ISSG形成LV閘極氧化物262層時，可在LV MOS 212區域處或周圍形成厚度為約15Å至約30Å之薄LV閘極氧化物262層。同一自由基氧化製程亦可增加I/O MOS 215區域處或周圍之I/O閘極氧化物256'層、HV MOS 214區域處或周圍之HV閘極氧化物252"層及NV閘極堆疊236之阻擋介電質260'層的厚度。在一個具體實例中，藉由控制LV閘極氧化物262層形成中之操作參數，可達成LV閘極氧化物262層之目標厚度。參數可包括ISSG或其他自由基氧化製程之時間持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，LV閘極氧化物262層的至少一部分在成品裝置中作為LV MOS電晶體212之LV閘極氧化物262繼續存在。
在一個替代具體實例中，可藉由RTO或習知爐氧化形成LV閘極氧化物262層。在此等情況下，NV閘極堆疊236之阻擋介電質260層的厚度可不受影響。在一些具體實例中，可代替二氧化矽使用薄高介電常數或高k介電材料。高k介電材料可包括(但不限於)藉由例如原子層沈積(atomic layer deposition；ALD)、物理氣相沈積(physical vapor deposition；PVD)、化學氣相沈積(CVD)、低壓CVD(low pressure CVD；LPCVD)或電漿增強式CVD(plasma enhanced CVD；PECVD)製程沈積的氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鋯鉿及氧化鑭。
在一些具體實例中，形成LV閘極氧化物262層亦可涵蓋藉由向基板204提供氮化大氣而形成富氮氧化矽(nitrogen rich silicon oxide)膜。術語「富氮」可理解為意指介於大約0.5至3.5原子百分比(%)之間或更高的峰值氮濃度。另外，術語「氮化大氣」可理解為意指實現形成富氮氧化矽膜之大氣。在一些具體實例中，向基板204提供氮化大氣可涵蓋在第一溫度下將氧化亞氮(N2O)引入炬區。有利地，此第一溫度可選擇為充分高，以促進形成氮化大氣之放熱反應。隨後，通過腔室之間的流體耦接件將所形成大氣引導至處理腔室中的矽晶圓。在一個具體實例中，富氮氧化物膜亦可形成於I/O閘極氧化物256'層、HV閘極氧化物252"層及/或阻擋介電層260'中，此係由於其在步驟122期間亦曝露於「氮化大氣」。富氮或氮化氧化矽膜在後續製造製程中可阻礙諸如硼之摻雜劑發生擴散。因此，可減少使用富氮氧化矽閘極介電質形成的電晶體之臨限電壓降級。另外，此等氮化氧化矽膜可已改良了熱載流子電阻及介電完整性。
參考圖1及圖2M，可在第一區206中之NV閘極堆疊236及第二區208中之閘極氧化物層252"、256'及262上方形成為任何導電或半導電材料的閘極層268，該材料適於適應NVM電晶體226之偏壓及HV MOS電晶體214、I/O MOS電晶體215及LV MOS電晶體212的操作(步驟124)。在一些可選具體實例中，在步驟124之前，可對阻擋介電質260'層、HV閘極氧化物252"層、I/O閘極氧化物256'層或LV閘極氧化物262層執行一或多個蝕刻或濕式清洗製程，以達成相應所要厚度。
在一個具體實例中，閘極層268可藉由物理氣相沈積形成且由含金屬材料組成，該材料可包括(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳。在另一具體實例中，閘極層268可藉由CVD製程形成且由單個摻雜多晶矽層組成，該層接著可經圖案化以形成NVM電晶體226及MOS電晶體214、215、212的控制閘極。
再次參考圖2M，隨後使用遮罩層(未示出)及標準微影技術圖案化閘極層268，以形成用於NVM電晶體226之NV閘極堆疊236的閘極270、用於HV MOS電晶體214之閘極272、用於I/O MOS電晶體215之閘極274及用於LV MOS電晶體212之閘極276(步驟124)。在一個具體實例中，可同時形成用於NVM電晶體226之NV閘極堆疊236的閘極270、用於HV MOS電晶體214之閘極272、用於I/O MOS電晶體215之閘極274及用於LV MOS電晶體212之閘極276。在替代具體實例中，前述閘極可連續形成或成組形成。
參考圖1及圖2N，沈積且蝕刻第一間隔件層，以形成鄰近於MOS電晶體212、215、214之閘極272、274、276及NVM電晶體226之閘極270的第一側壁間隔件292，且可植入鄰近於MOS電晶體212、214、215中之一或多者的側壁間隔件292且在其下延伸的一或多個輕度摻雜汲極延伸部(lightly-doped drain；LDD 290)(步驟126)。
接下來，在基板204上方形成SONOS LDD遮罩並植入鄰近於NVM電晶體226的輕度摻雜汲極延伸部(LDD 290)。隨後，沈積且蝕刻第二間隔件層，以形成鄰近於NVM電晶體226之NV閘極堆疊236的第二側壁間隔件 294(步驟128)。
在一或多個替代具體實例中，代替或除了整合基線CMOS製程中之SONOS類NVM電晶體226外，如圖1至圖2N中說明且描述之製造步驟可經調適或修改以製造浮動閘極類NVM電晶體。
參考圖1及圖2O，在大體上完成NVM電晶體226、HV MOS電晶體214、I/O MOS電晶體215及LV MOS電晶體212的情況下，針對所有電晶體執行源極及汲極植入以形成源極及汲極區290並執行矽化物製程(步驟130)。如所描繪，可在曝露出的閘極270、272、274、276及曝露出的源極及汲極區290上形成矽化物區296。矽化物製程可為此項技術中的任何常用製程，通常包括預清洗蝕刻、鈷或鎳金屬沈積、退火及濕式剝除。
參考圖1及圖2O，視情況，包括嵌入式或一體成型SONOS類NVM電晶體及MOS電晶體的記憶體單元之製造方法進一步包括在NVM電晶體226之NV閘極堆疊236上方形成應力誘導層或結構298的步驟，諸如應力誘導氮化物層，以增大資料保持能力及/或改良程式化時間及效率(步驟132)。特定言之，將應力誘導至NVM電晶體226之電荷捕獲層230能改變其中形成的電荷陷阱之能量位準，藉此增大電荷捕獲層之電荷保持能力。另外，在基板204的接近形成NVM電晶體226之通道224的基板區且較佳地環繞該基板區之表面216中或上形成應力誘導結構298將減少帶隙，並取決於應變類型而增大載流子遷移率。舉例而言，基板204之晶格中的原子間距離伸展的拉伸應變會增大電子之遷移率，從而使N型電晶體更快。彼等距離縮短之壓縮應變藉由增大電洞之遷移率在P型電晶體中產生類似效果。此等應變誘導因素兩者(亦即減小的帶隙及增大的載流子遷移率)將導致NVM電晶體226之程式化較快且較高效。
應變誘導結構298可包括使用高縱橫比製程(HARPTM)氧化製程形成的金屬前介電質(pre-metal dielectric；PMD)層、使用電漿增強式化學 氣相沈積(PECVD)形成的壓縮或拉伸氮化物層或雙第三丁基胺基矽烷(Bis-Tertiary Butyl Amino Silane；BTBAS)氮化物層。
在諸如圖2O中示出之某些具體實例中，應力誘導結構298亦可形成於MOS電晶體(HV、I/O或LV MOS)中之一或多者上方，以將應變誘導至MOS電晶體212、214、215之通道218中。
最後，繼續標準或基線CMOS製程流程，以大體上完成前端裝置製造(步驟134)，從而產生圖2O中示出之結構。圖2O為說明根據圖1及圖2A至圖2N之方法製造的包括嵌入式SONOS類NVM電晶體及MOS電晶體的成品記憶體單元之一部分的橫截面圖的方塊圖。
圖2O說明包括一或多個SONOS電晶體或NVM電晶體226、HV MOS電晶體214、I/O MOS電晶體215及LV MOS電晶體212的完整嵌入式SONOS類NVM裝置200之一部分，所有電晶體皆形成於單個半導體晶粒或單個基板204內。在一個具體實例中，阻擋介電質260'可包括約40Å至45Å之厚度。如先前所描述，阻擋介電質260'之最後厚度藉由步驟118中之雙氧化製程(圖2K中所說明)來達成，可能藉由步驟122中之後續LV閘極氧化物形成(圖2J中所說明)及任何後續清洗製程來達成。
在一個具體實例中，HV MOS 214可要求厚度可為約120Å至150Å的相對較厚HV閘極氧化物252"。在一個具體實例中，HV閘極氧化物252"之最後厚度可藉由步驟114中的RTO或爐氧化製程(圖2H中所說明)來達成。隨後，HV閘極氧化物252"的厚度可藉由(可能)步驟118中之雙氧化製程(圖2K中所說明)，及步驟122中之後續LV閘極氧化物形成(圖2J中所說明)得到進一步增強，並藉由濕式清洗製程得到修改。如早期所論述，HV閘極氧化物252"必須足夠厚以耐受範圍可在4.5V至12V內的高操作電壓，尤其在NVM電晶體226之程式化及抹除期間更加如此。在一個具體實例中，I/O閘極氧化物256' 可包括約50Å至55Å之厚度，以操作可能在1.6V至3.6V範圍內的I/O電壓。如先前所描述，I/O閘極氧化物256'之最後厚度藉由步驟118中的雙氧化製程(圖2K中所說明)來達成，且可能藉由步驟122中的後續LV閘極氧化物形成(圖2J中所說明)及清洗製程來達成。在一個具體實例中，為實現0.8V至1.4V之操作範圍中的各種操作，LV閘極氧化物262可具有約15Å至20Å之厚度。
在一個具體實例中，富氮氧化物膜(圖2O中未示)亦可形成於LV閘極氧化物262、I/O閘極氧化物256'、HV閘極氧化物252"及/或阻擋介電質260'中，此係由於其在LV閘極氧化物形成步驟122期間可曝露於「氮化大氣」。富氮氧化物膜可安置成接近於基板表面216或阻擋介電質260'之底部。
圖3為描述製造如圖2O中最佳說明的嵌入式SONOS類NVM裝置200之第一替代具體實例300的流程圖。參考圖3，製造製程以類似於圖1及圖2A至圖2E中所描述之具體實例的方式(步驟102至108)開始。如先前所描述，依序在第一區206及第二區208中形成上覆基板204之穿隧介電質228層、第一電荷捕獲層230 a及第二電荷捕獲層230 b、第一頂蓋層232 a及第二頂蓋層232 b、犧牲性氧化物層234。參考圖3及圖4A，形成上覆犧牲性氧化物層234之犧牲性氮化物層402(步驟302)。在一個具體實例中，犧牲性氮化物層402係藉由諸如使用N2O/NH3與DC S/NH3之氣體混合物的CVD或PVD之習知製程而形成，以達成約50Å至200Å之厚度。
仍參考圖4A，形成在犧牲性氮化物層402上或上覆該層的圖案化遮罩層404，且參考圖4B，蝕刻或圖案化犧牲性氮化物層402、犧牲性氧化物層234、多層頂蓋層232及多層電荷捕獲層230以及穿隧介電層228，以形成NV閘極堆疊236。在一個具體實例中，NV閘極堆疊236安置成在第一區206中上覆NVM電晶體226之通道224。蝕刻或圖案化製程可進一步自基板204之第二區208移除NV閘極堆疊236之各種介電層(步驟304)。圖案化遮罩層404可包括使用 標準微影技術圖案化之光阻層，且可使用包括一或多個單獨步驟之乾式蝕刻製程蝕刻或移除第二區208中之NV閘極堆疊236層，以在穿隧介電質228或襯墊氧化物209之表面上終止。
參考圖3及圖4B，執行清洗製程，以移除第一區206中剩餘的超出NV閘極堆疊236之任何氧化物，諸如穿隧介電質228及/或襯墊氧化物209中的氧化物，並在第二區208中使基板204準備用於HV閘極氧化物生長(步驟306)。在一個替代具體實例中，並不完全移除襯墊氧化物109或根本不移除襯墊氧化物(示出為圖4B中之虛線)。在一個例示性實施中，可使用含有表面活性劑之10：1緩衝氧化物蝕刻(BOE)以濕式清洗製程移除殘餘穿隧介電質228及/或襯墊氧化物209。替代地，可使用20：1 BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。
接下來，參考圖3及圖4C，在基板204上方直接地或間接地形成HV閘極氧化物252層(步驟306)。在一個具體實例中，如圖4C中最佳說明，製程在以襯墊氧化物預清洗製程完全或部分移除襯墊氧化物209時開始。在部分或完全移除襯墊氧化物209之後，藉由乾式快速熱氧化(RTO)製程、習知或爐氧化製程、化學氣相沈積製程(CVD)或此項技術中已知的其他非自由基氧化物形成製程或其組合形成HV閘極氧化物252層。在一個具體實例中，HV閘極氧化物252層可生長至約100Å至200Å之厚度。在一個具體實例中，在預清洗製程之後的剩餘襯墊氧化物209可變成稍後生長之HV閘極氧化物252層的部分。
應理解，氧化製程(RTO或爐氧化)可花費經延長之週期生長相對厚之HV閘極氧化物252層。在該長氧化製程期間，NV閘極堆疊236之穿隧介電質228中的氧化物生長可受到影響。結果，穿隧介電質228可出乎意料地具 有較厚結構，此會不利地影響最終NVM電晶體226之操作。在一個具體實例中，NVM電晶體226之電學效能(諸如藉由穿隧進行之程式化/抹除)可降級。安置於NV閘極堆疊236之頂部處的相對較厚犧牲性氮化物402(50Å至200Å)可有助於最小化或消除穿隧介電質228中或周圍的氧化物種(諸如H2O)之侵蝕，且因此防止最終NVM電晶體226之電學特性發生任何降級。相對較長HV閘極氧化物252層生長之另一潛在問題在於STI 202氧化物中之水分亦可在NV閘極堆疊236下悄悄侵入並增大穿隧介電質228厚度。此等機制兩者皆可導致穿隧介電質228厚度大量增大，從而導致電子/電洞之穿隧在程式化/抹除期間發生降級，且導致最終NVM電晶體206之程式化/抹除Vt及Vt窗口發生降級。
接下來，參考圖3及圖4D，在HV閘極氧化物252層已生長至所要厚度之後，自NV閘極堆疊236移除犧牲性氮化物402(步驟308)。在一個具體實例中，可使用熱磷酸來藉由濕式蝕刻移除犧牲性氮化物402。犧牲性氮化物402蝕刻對氧化物極其具有選擇性，且可自NV閘極堆疊236及HV閘極氧化物252層移除極小量之氧化物。
接下來，製造製程可繼續以移除犧牲性氧化物234及第二頂蓋層232 b之至少頂部部分，如圖4C或圖2G中所最佳說明(步驟112)。隨後，製造製程可遵循如圖1中示出之序列--步驟116至134，以完成圖2O中的嵌入式SONOS類NVM裝置200的最後具體實例。
圖5為描述製造如圖2O中最佳說明的嵌入式SONOS類NVM裝置200之第二替代具體實例500的流程圖。參考圖5，製造製程以類似於圖1及圖2A至圖2B中所描述之具體實例的方式開始(步驟102至104)。此具體實例之主要差異在於在形成NV閘極堆疊236之介電層之前形成HV閘極氧化物252層。
接下來，參考圖5及圖6A，在基板204上直接地或間接地形成HV閘極氧化物252層(步驟602)。在一個具體實例中，如圖6A中最佳說明， 製程在以襯墊氧化物預清洗製程完全移除襯墊氧化物209時開始。襯墊氧化物預清洗可涉及例如使用含有表面活性劑之10：1緩衝氧化物蝕刻(BOE)的濕式清洗製程。替代地，可使用20：1 BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。在移除襯墊氧化物209之後，可藉由快速熱乾式氧化(RTO)製程、習知或爐氧化製程、諸如現場蒸汽生成(ISSG)之快速及自由基濕式氧化製程、化學氣相沈積製程(CVD)，或此項技術中已知之其他氧化物形成製程或其組合來形成HV閘極氧化物252層。在一個具體實例中，由於NV閘極堆疊238尚待形成，因此可利用諸如ISSG之自由基氧化製程，此係由於其將不氧化NV閘極堆疊236中之氮化物，如同圖1之步驟114或圖3之步驟306。
在一個具體實例中，作為一實例，氧化製程以在具有或不具有諸如電漿之點燃事件的情況下在分批或單個基板處理腔室中執行的乾式RTO開始。舉例而言，裝置經受涉及使氧氣(O2)氣體流入處理腔室的快速熱氧化製程。O2氣體准許在範圍大約為1000至1100℃之溫度、範圍大約為0.5至5托之壓力下發生反應，以形成HV閘極氧化物252層。在一個具體實例中，藉由氧化矽基板204在基板204之表面216的至少一部分上生長HV閘極氧化物252層。在一個替代具體實例中，可用為非自由基氧化製程之快速分子氧化(乾式或濕式)取代RTO製程。在另一具體實例中，藉由諸如現場蒸汽生成(ISSG)之濕式快速及自由基氧化製程形成HV閘極氧化物252層。濕式快速及自由基氧化可在具有或不具有諸如電漿之點燃事件的情況下在分批或單個基板處理腔室中執行。舉例而言，在一個具體實例中，可以濕式自由基氧化製程生長HV閘極氧化物252層，該製程涉及使彼此呈大約1：1之比率的氫氣(H2)及氧氣(O2)氣體流入處理腔室中而不進行點燃事件(諸如形成電漿)，該點燃事件原本將通常用於熱解H2及O2以形成蒸汽。實情為，H2及O2准許在範圍大約為1000至1100℃之 溫度、範圍大約為0.5至10托之壓力下發生反應，以形成諸如OH自由基、HO2自由基或O雙自由基自由基之自由基。對於使用ISSG製程之單個基板歷時範圍大約為1至5分鐘之持續時間，或對於分批爐製程歷時30至120分鐘之持續時間進行氧化製程，以實現生長HV閘極氧化物252層。在該週期期間，HV閘極氧化物252層在第一區206及第二區208兩者中生長。在替代具體實例中，可藉由諸如化學氣相沈積(CVD)，或其他在分批或單個基板處理腔室中執行的具有或不具有諸如電漿之點燃事件的自由基氧化製程之製程取代濕式快速及自由基氧化，只要將生長或沈積氧化物以形成HV閘極氧化物252層即可。在一個具體實例中，藉由控制HV閘極氧化物252層形成中之操作參數，可達成HV閘極氧化物252層之目標厚度。參數可包括RTO、ISSG、爐氧化及CVD製程之時間持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，HV閘極氧化物252層的至少一部分在成品裝置中作為HV MOS電晶體214之HV閘極氧化物252繼續存在。在一個具體實例中，為耐受相對高之操作電壓，HV閘極氧化物252層之合乎需要的目標厚度可大約介於100Å至200Å之間或為其他厚度。將理解，此範圍僅係說明性的且並不意欲為限制性的。在一個具體實例中，HV閘極氧化物252層可在圖6A中描述之製程中形成為厚於或薄於合乎需要的厚度。可在稍後製程中移除或增加過量或不足的HV閘極氧化物252層，以達成HV MOS電晶體214之HV閘極氧化物252的合乎需要或最後厚度。
替代地，HV閘極氧化物252層可形成於襯墊氧化物209及基板204之至少底部部分上方。如圖2D中所最佳說明，襯墊氧化物209在襯墊氧化物預清洗製程期間未被完全移除，如先前所描述。在一個具體實例中，省略襯墊氧化物預清洗製程。在另一具體實例中，進行襯墊氧化物預清洗製程，但並不移除襯墊氧化物209的整體。接著可以前述製程將HV閘極氧化物252層形成於襯墊氧化物209之至少剩餘或底部層上方。在兩具體實例中，剩餘襯墊氧化物 209變成成品HV閘極氧化物252層之部分。在一個具體實例中，襯墊氧化物預清洗製程及閘極氧化物形成製程之操作參數可經組態以達成HV閘極氧化物252層的組合厚度。如先前論述，HV閘極氧化物252層之組合厚度可大於或小於合乎需要的或最後閘極厚度，且可在稍後製程中移除或增加過量HV閘極氧化物252層。在一個具體實例中，由於襯墊氧化物209及HV閘極氧化物252層係單獨且個別地形成，因此其在化學上的化學計量組成及比率方面及/或物理上可不同。此外，在組合結構中，襯墊氧化物209與稍後生長/沈積的HV閘極氧化物252層之間可存在界面(未示出)。
接下來，參考圖5及圖6C，形成在HV閘極氧化物252層上或上覆該層的圖案化穿隧遮罩220，穿過穿隧遮罩220中之窗口或開口植入具有適當能量及濃度的離子(由箭頭222表示)，以在第一區206中形成用於NVM電晶體226之通道224，並至少移除窗口中的穿隧遮罩220及HV閘極氧化物252層(步驟604)。穿隧遮罩220可包括由圖案化氮化物或氮化矽層形成之光阻層或硬式遮罩。
在一個具體實例中，用於NVM電晶體226之通道224可為以自約50千電子伏特(keV)至約500keV之能量及自約5e11cm-2至約1e13cm-2之劑量植入有銦(In)的深銦摻雜式通道，以形成n通道NVM電晶體226。在一個具體實例中，植入銦以形成NVM電晶體226之通道224將成品NVM電晶體之臨限電壓(VT)一致性自約150毫伏(mV)之VT標準差改良至約70至80mV。視情況或另外，在通道224處以約20keV之能量及自約5e11cm-2至約1e13cm-2之劑量用砷植入淺摻雜式通道。替代地，可植入BF2以形成n通道NVM電晶體，或植入砷或磷以形成p通道NVM電晶體。在一個替代具體實例中，亦可與MOS電晶體212、214、215之通道218同時形成用於NVM電晶體226之通道。
在一個具體實例中，如圖6D中所說明，可例如使用含有表面活 性劑之10：1緩衝氧化物蝕刻(BOE)以濕式清洗製程移除在穿隧遮罩220中之窗口或開口中的HV閘極氧化物252層。替代地，可使用20：1 BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。隨後或同時，可使用氧電漿灰化或剝除包括光阻材料之穿隧遮罩220。替代地，可使用濕式或乾式蝕刻製程移除硬式穿隧遮罩220。
接下來，參考圖1及圖6D，清洗或預清洗晶圓204之表面216，形成或沈積數個介電層，形成在介電層上或上覆介電層的遮罩，並蝕刻介電層以在第一區206中形成NV閘極堆疊236(步驟108)。預清洗可為濕式或乾式製程。在一個具體實例中，其可為使用HF或標準清洗(SC1)及(SC2)之濕式製程，且對晶圓204之材料具有高度選擇性。在一個具體實例中，通常使用氫氧化銨(NH4OH)、過氧化氫(H2O2)與水(H2O)的1：1：5溶液在30℃至80℃下歷時約10分鐘執行SC1。在另一具體實例中，SC2為以HCl、H2O2與H2O之1：1：10溶液在約30℃至80℃下的短時浸漬。
接下來，參考圖6D，包括穿隧介電質228、多層電荷捕獲層230、多層頂蓋層232、犧牲性氧化物234之數個介電層可安置在第一區206及第二區208中(步驟108)。圖6D與圖2E中之具體實例之間的差異中的一者在於穿隧介電質228形成於HV閘極氧化物252層上方，而非在第二區208中形成於襯墊氧化物209上方。
接下來，參考圖6D及圖6E，可形成在介電層上或上覆介電層的遮罩280，且接著可蝕刻介電層以在第一區206中形成NV閘極堆疊236(步驟110')。製程步驟極類似於圖1中之步驟110。主要差異中之一者在於圖案化步驟可在HV閘極氧化物252層之頂部表面處而非襯墊氧化物209處終止，HV閘極氧化物層已至少在第二區208中形成。在一個具體實例中，HV閘極氧化物252層將變成最終HV MOS電晶體214之HV閘極氧化物252的至少一部分，如圖2O 中所說明。
接下來，製造製程可繼續以移除犧牲性氧化物234及第二頂蓋層232 b之至少頂部部分，如圖2G中所最佳說明(步驟112)。隨後，製造製程可遵循如圖1中示出之序列一步驟116至134，以完成圖2O中的嵌入式SONOS類NVM裝置200的最後具體實例。
圖7為說明如圖2A至圖2N中製造的嵌入式SONOS類NVM裝置200之代表性方塊圖。在一個具體實例中，嵌入式SONOS類NVM裝置200形成於單個半導體晶粒或基板700中。半導體晶粒或基板700被至少劃分成用於NVM電晶體226之第一區206及用於MOS電晶體212、214、216的第二區208。第二區208可被進一步劃分成HV MOS區域702、I/O MOS區域704及LV MOS區域706。將理解，嵌入式SONOS類NVM裝置200可包括諸如處理器、電力電路等之其他裝置。在各種具體實例中，第一區與第二區可重疊，且HV MOS區域702、I/O MOS區域704與LV MOS區域706可重疊。將理解，圖7中說明之具體實例僅係例示性的，且第一區206與HV MOS區域702、I/O MOS區域704及LV MOS區域706可位於單個基板700的任何區域中，且可由各種不同區組成。
在一個具體實例中，HV MOS 214可具備在4.5至12V範圍內的高電壓，以便程式化及/或抹除第一區中之NVM電晶體。I/O MOS可耦接至I/O介面，且具備在1.6V至3.6V範圍內的操作電壓。LV MOS 212可具備在0.8V至1.4V範圍內的操作電壓以實現各種操作及連接。
提供發明摘要以符合37 C.F.R.§ 1.72(b)，其要求摘要將允許讀者快速確認技術揭示內容之一或多個具體實例的性質。應遵守以下理解：摘要將不會用於解釋或限制申請專利範圍之範圍或含義。另外，在前述實施方式中，可看到出於精簡本發明之目的在單個具體實例中將各種特徵分組在一起。不應將此揭示方法解釋為反映以下意圖：所主張之具體實例要求比每一請求項 中明確所述更多的特徵。確切而言，如以下申請專利範圍所反映，本發明標的物在於單個所揭示具體實例之少於全部的特徵。因此，以下申請專利範圍據此併入實施方式中，其中每一請求項就其自身而言作為單獨具體實例。
在本說明書中參考一個具體實例或一具體實例意指結合該具體實例所描述之特定特徵、結構或特性包括於電路或方法之至少一個具體實例中。片語一個具體實例在本說明書中各處之出現未必皆指同一具體實例。
在前述說明書中，已參考標的物之特定例示性具體實例描述了標的物。然而，可在不偏離如隨附申請專利範圍中所闡述的本發明之更廣泛精神及範圍之情況下對本發明做出各種修改及改變將係顯而易見的。因此，應在說明性意義上而非限制性意義上看待說明書及圖式。
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Claims (20)

  1. 一種製造半導體裝置的方法，其包含：形成上覆基板之第一區及第二區的介電堆疊，該介電堆疊包括穿隧介電質、電荷捕獲層、頂蓋層及犧牲性氧化物層；圖案化該介電堆疊以在該第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除該第二區中之該介電堆疊；執行第一氧化製程以形成上覆該第二區之第一閘極氧化物層；自該第二區之第二區域及第三區域移除該第一閘極氧化物層，但留下該第二區之第一區域中的該第一閘極氧化物層；執行第二氧化製程以在該第二區中形成第二閘極氧化物層，同時耗用該頂蓋層的至少一部分以在該第一區中形成該非揮發性記憶體電晶體之阻擋氧化物，並增大該第一區域中之該第一閘極氧化物層的厚度；移除該第二區之該第三區域中的該第二閘極氧化物層；以及執行第三氧化製程以在該第二區中形成第三閘極氧化物層，並同時增大該第二區域中之該第二閘極氧化物層、該非揮發性記憶體電晶體之該阻擋氧化物的厚度及該第一區域中之該第一閘極氧化物層的該厚度。
  2. 如請求項1所述之方法，其中形成該第一閘極氧化物層包括執行至少乾式爐氧化製程、快速熱氧化(RTO)製程、快速分子氧化、化學氣相沈積製程或其組合。
  3. 如請求項1所述之方法，其中該第二氧化製程包括自由基氧化製程。
  4. 如請求項1所述之方法，其中該第三氧化製程包括自由基氧化製程。
  5. 如請求項4所述之方法，其中執行該第三氧化製程包括向該基板 提供氮化大氣，以至少在該第三閘極氧化物層中形成富氮氧化矽膜。
  6. 如請求項1所述之方法，其中形成該介電堆疊進一步包括：形成上覆該穿隧介電質之下部電荷捕獲層；形成上覆該下部電荷捕獲層之抗穿隧氧化物層；以及形成上覆該抗穿隧氧化物層之上部電荷捕獲層。
  7. 如請求項1所述之方法，在執行該第一氧化製程之前，該方法進一步包含：執行閘極氧化物預清洗製程，以移除該第一區中之該NV閘極堆疊中的該犧牲性氧化物層及該頂蓋層之至少一頂部部分及該第二區中之襯墊氧化物。
  8. 如請求項1所述之方法，其中該基板之該第一區及該第二區安置於單一個半導體晶粒內。
  9. 如請求項1所述之方法，其進一步包含：圖案化該第一閘極氧化物層，以在該第二區之該第一區域中形成高電壓(HV)金屬氧化物矽(MOS)電晶體之高電壓閘極氧化物；圖案化該第二閘極氧化物層，以在該第二區之該第二區域中形成輸入/輸出(I/O)金屬氧化物矽電晶體之輸入/輸出閘極氧化物；以及圖案化該第三閘極氧化物層，以在該第二區之該第三區域中形成低電壓(LV)金屬氧化物矽電晶體之低電壓閘極氧化物。
  10. 如請求項9所述之方法，其進一步包含：執行至少一個濕式清洗製程以控制，大致範圍在120Å至150Å內的該高電壓閘極氧化物的厚度，大致範圍在50Å至55Å內的該輸入/輸出閘極氧化物的厚度，以及大致範圍在15Å至20Å內的該低電壓閘極氧化物的厚度。
  11. 一種製造半導體裝置的方法，其包含： 形成上覆基板之第一區及第二區的介電堆疊，該介電堆疊包括穿隧介電質、電荷捕獲層、頂蓋層及犧牲性氧化物層；形成上覆該介電堆疊之犧牲性氮化物層；圖案化該犧牲性氮化物層及介電堆疊，以在該第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除該第二區中之該犧牲性氮化物層及該介電堆疊；執行第一氧化製程以形成上覆該第二區之第一閘極氧化物層；自該非揮發性閘極堆疊移除該犧牲性氮化物層；移除該第二區之第二區域及第三區域中的該第一閘極氧化物層，但留下該第二區之第一區域中的該第一閘極氧化物層；執行第二氧化製程以在該第二區中形成第二閘極氧化物層，同時耗用該頂蓋層的至少一部分以形成該非揮發性記憶體電晶體之阻擋氧化物，並增大該第一區域中之該第一閘極氧化物層的厚度；移除該第二區之該第三區域中的該第二閘極氧化物層；執行第三氧化製程以在該第二區中形成第三閘極氧化物層，並同時增大該第二區域中之該第二閘極氧化物層、該非揮發性記憶體電晶體之該阻擋氧化物的厚度及該第一區域中之該第一閘極氧化物層的該厚度。
  12. 如請求項11所述之方法，其中形成該犧牲性氮化物層包括執行化學氣相沈積或物理氣相沈積製程，以形成厚度大致範圍在50Å至200Å內的氮化物層。
  13. 如請求項11所述之方法，其進一步包含：圖案化該第一閘極氧化物層，以在該第二區之該第一區域中形成高電壓(HV)金屬氧化物矽(MOS)電晶體之高電壓閘極氧化物；圖案化該第二閘極氧化物層，以在該第二區之該第二區域中形成輸入/輸出 (I/O)金屬氧化物矽電晶體之輸入/輸出閘極氧化物；以及圖案化該第三閘極氧化物層，以在該第二區之該第三區域中形成低電壓(LV)金屬氧化物矽電晶體之低電壓閘極氧化物。
  14. 如請求項13所述之方法，其進一步包含：執行至少一個濕式清洗製程以控制，大致範圍在120Å至150Å內的該高電壓閘極氧化物的厚度，大致範圍在50Å至55Å內的該輸入/輸出閘極氧化物的厚度，以及大致範圍在15Å至20Å內的該低電壓閘極氧化物的厚度。
  15. 如請求項11所述之方法，其中執行該第三氧化製程包括向該基板提供氮化大氣，以至少在該第三閘極氧化物中形成富氮氧化矽膜。
  16. 一種製造半導體裝置的方法，其包含：形成上覆基板之第一區及第二區的第一閘極氧化物層；移除該第一閘極氧化物層之第一部分以在該第一區中產生第一開口；形成上覆該第一閘極氧化物層之介電堆疊，該介電堆疊包括穿隧介電質、電荷捕獲層、頂蓋層及犧牲性氧化物層；圖案化該介電堆疊以在該第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除該第二區中之該介電堆疊；自該第二區之第二區域及第三區域移除該第一閘極氧化物層，但留下該第二區之第一區域中的該第一閘極氧化物層；執行第二氧化製程以在該第二區中形成第二閘極氧化物層，其中該第二氧化製程耗用該頂蓋層的至少一部分以形成該非揮發性記憶體電晶體之阻擋氧化物，且增大該第一區域中之該第一閘極氧化物層的厚度；自該第二區之該第三區域移除該第二閘極氧化物層；執行第三氧化製程以在該第二區中形成第三閘極氧化物層，其中該第三氧 化製程增大該第二區域中之該第二閘極氧化物層的厚度、該非揮發性記憶體電晶體之該阻擋氧化物的厚度，及該第一區域中之該第一閘極氧化物層的該厚度。
  17. 如請求項16所述之方法，其進一步包含：在形成該第一閘極氧化物層之前，在該基板上的該第一區及第二區中形成襯墊氧化物；至少移除該襯墊氧化物之頂部層；以及形成上覆該襯墊氧化物之底部層的該第一閘極氧化物層。
  18. 如請求項16所述之方法，其進一步包含：至少部分在該第一開口內部形成該非揮發性閘極堆疊。
  19. 如請求項16所述之方法，其進一步包含：圖案化該第一閘極氧化物層，以在該第二區之該第一區域中形成高電壓(HV)金屬氧化物矽(MOS)電晶體之高電壓閘極氧化物；圖案化該第二閘極氧化物層，以在該第二區之該第二區域中形成輸入/輸出(I/O)金屬氧化物矽電晶體之輸入/輸出閘極氧化物；以及圖案化該第三閘極氧化物層，以在該第二區之該第三區域中形成低電壓(LV)金屬氧化物矽電晶體之低電壓閘極氧化物。
  20. 如請求項19所述之方法，其進一步包含：執行至少一個濕式清洗製程以控制，大致範圍在120Å至150Å內的該高電壓閘極氧化物的厚度，大致範圍在50Å至55Å內的該輸入/輸出閘極氧化物的厚度，以及大致範圍在15Å至20Å內的該低電壓閘極氧化物的厚度。
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