KR20070115141A - 플래쉬 메모리 소자의 유전막 제조방법 - Google Patents
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Abstract
본 발명은 고유전체를 포함하는 유전막의 경우, 고유전체의 결정화로 인해 누설전류가 증가하거나, 식각되지 않고 잔류하는 것을 방지하기 위한 플래쉬 메모리 소자의 유전막 제조방법을 제공하기 위한 것으로, 본 발명은 플로팅게이트로 사용될 실리콘함유 제1도전막을 형성하는 단계, 상기 실리콘함유 제1도전막의 표면을 플라즈마산화를 통해 산화시켜 제1유전막을 형성하는 단계, 상기 제1유전막 상에 상기 제1유전막보다 유전율이 큰 실리케이트계열의 제2유전막을 형성하는 단계, 상기 제2유전막의 표면을 플라즈마산화를 통해 산화시켜 제3유전막을 형성하는 단계, 상기 제3유전막 상에 컨트롤게이트로 사용될 제2도전막을 형성하는 단계를 포함하고, 상기한 본 발명은 고유전체를 포함하는 유전막 형성시 플라즈마산화 공정으로 하부 및 상부유전막을 형성함으로써 저온 공정으로 인해 고유전율의 유전막 결정화를 막을 수 있을 뿐만 아니라, 실리케이트 내의 실리콘을 소모하면서 산화막이 형성되어 고유전율 물질의 성분이 상대적으로 더 높은 실리케이트를 형성하며, 고유전율 물질의 결정화를 억제하면서 누설전류를 줄일 수 있으며, 더 좋은 캐패시터 특성을 갖는 유전체를 얻을 수 있고, 균일한 산화막을 형성하여 후속 공정을 용이하게 할 수 있다.
플라즈마산화, 유전막, 고유전체
Description
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 유전막 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 터널산화막
13 : 플로팅게이트용 제1도전막 14 : 제1유전막
15a : 제2유전막 16 : 제3유전막
17 : 컨트롤게이트용 제2도전막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플라즈마산화 공정을 이용한 플래쉬 메모리 소자의 유전막 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 플래쉬 메모리 소자에서 플로팅게이트와 컨트롤게이트 사이에 존재하는 유전막(Inter Poly Oxide:IPO 또는 Inter Poly Dielectric:IPD)으로 기존에 사용된 ONO(Oxide/Nitride/Oxide)막의 사용이 어려워졌다. 이는, 소자간의 간격이 좁아짐에 따라 후속 공정에서 갭필(Gap-fill)이 어려워져 소자의 분리(Isolation)가 되지 않는 문제가 발생하고, 또한 소자의 크기가 줄어 들면서 전하를 저장하기 위한 캐패시터(Capacitor)특성의 열화가 발생하기 때문에, 유전막의 실제두께는 얇으면서 높은 유전율을 갖는 박막이 필요해 졌기 때문이다.
상기한 문제점을 해결하기 위해, Oxide/HfO2/Oxide와 같은 고유전체를 사용하는 공정개발이 진행되고 있다. 그러나, 고유전체를 사용함에 따라 후속 공정에서 써멀 버짓(Thermal Budget)에 의한 결정화로 누설전류(Leakage)가 증가하거나 후속 식각공정에서 고유전체가 식각되지 않는 문제점이 발생하고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 고유전체를 포함하는 유전막의 경우, 고유전체의 결정화로 인해 누설전류가 증가하거나, 식각되지 않고 잔류하는 것을 방지하기 위한 플래쉬 메모리 소자의 유전막 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 플로팅게이트로 사용될 실리콘함유 제1도전막을 형성하는 단계, 상기 실리콘함유 제1도전막의 표면을 플라즈마산화를 통해 산화시켜 제1유전막을 형성하는 단계, 상기 제1유전막 상에 상기 제1유전막보다 유전율이 큰 실리케이트계열의 제2유전막을 형성하는 단계, 상기 제2유전막의 표면을 플라즈마산화를 통해 산화시켜 제3유전막을 형성하는 단계, 상기 제3유전막 상에 컨트롤게이트로 사용될 제2도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 유전막 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 터널산화막(12)을 형성한다. 여기서, 반도체 기판(11)은 각종 웰(Well)을 포함하고, 채널이온주입(Channel Implant)공정이 진행된 것이다.
이어서, 터널산화막(12) 상에 플로팅게이트(Floating Gate:FG)용 제1도전막(13)을 형성한다. 여기서, 플로팅게이트용 제1도전막(13)은 실리콘함유물질로 형성하되, 예컨대 폴리실리콘으로 형성할 수 있다.
이어서, 플로팅게이트용 제1도전막(13) 상에 제1유전막(14)을 형성한다. 여 기서, 제1유전막(14)은 실리콘산화막(SiO2)으로 형성하되, 플라즈마산화(Plasma Oxidation) 공정을 사용하여 하부 플로팅게이트용 제1도전막(13)으로 사용된 폴리실리콘의 표면을 산화시킴으로써 형성할 수 있다.
도 1b에 도시된 바와 같이, 제1유전막(14) 상에 제2유전막(15)을 형성한다. 여기서, 제2유전막(15)은 제1유전막(14)보다 유전상수가 큰 고유전체물질로 형성하되, HfSiO 또는 ZrSiO의 고유전 실리케이트(High-K Silicate)로 형성한다.
이때, 제2유전막(15)은 단원자증착법(Atomic Layer Deposition:ALD) 또는 화학기상증착법(Chemical Vapor Deposition:CVD)으로 형성하되, 후속 제3유전막을 형성하기 위한 플라즈마산화 공정에서 소모될 것을 감안하여 충분한 두께 즉, 예정된 제2,3유전막의 두께만큼으로 형성한다.
도 1c에 도시된 바와 같이, 제2유전막(15)의 표면으로부터 일부 두께를 플라즈마산화 공정을 실시하여 제3유전막(16)을 형성한다.
여기서, 플라즈마산화 공정은 25℃∼600℃의 온도에서 실시하되, O2, H2/O2 또는 D2/O2 중에서 선택된 어느 하나의 소스가스를 5sccm∼5000sccm의 유량으로 플로우하여 실시하고, 필요에 따라서 He, Ar, Kr 또는 Xe 중에서 선택된 어느 하나의 비활성기체를 첨가하여 실시할 수 있다. 또한, 10Ｗ∼1000Ｗ의 소스파워, 0Ｗ∼1000Ｗ의 바이어스파워를 인가하고, 10mT∼100mT의 압력으로 5∼500초 동안 실시한다.
상기 플라즈마산화 공정으로 인해 제2유전막(15)의 일부는 제3유전막(16)이 되고, 나머지는 고유전체 물질인 제2유전막(15a)으로 잔류한다.
결국, 제1,2,3유전막(14, 15a, 16)은 SiO2/HfSiO/SiO2 또는 SiO2/ZrSiO/SiO2 구조가 된다.
상기한 제1,2,3유전막(14, 15a, 16)을 포함하는 총 유전막의 두께는 50Å∼200Å이 되도록 형성한다.
상기 제3유전막(16)을 플라즈마산화 공정으로 형성함으로써, 고유전체 즉, 제2유전막(15a)의 결정화를 막을 수 있다. 이는, 종래 유전막의 형성을 위해서 사용된 예컨대, LP- TEOS (∼700℃), HTO (∼800℃), 라디컬 또는 건식산화(∼800℃)의 고온을 사용하는 방법들과는 달리 25℃∼600℃의 저온에서 공정을 진행하기 때문이다.
이로 인해, 제2유전막(15a)의 결정화 방지 외에도, 실리케이트 내의 실리콘을 소모하기 때문에 고유전물질의 성분이 보다 더 증가하게 되고, 고유전 성분이 높아지면서 유전율이 더 좋은 실리케이트를 형성할 수 있으며, 이로 인해 소자의 캐패시터 특성이 개선된다.
도 1d에 도시된 바와 같이, 제3유전막(16) 상에 컨트롤게이트용 제2도전막(17)을 형성한다. 여기서, 컨트롤게이트용 제2도전막(17)은 제1도전막(13)과 동일하게 실리콘함유물질로 형성하되, 폴리실리콘 또는 폴리실리콘과 텅스텐실리사이드의 적층구조로 형성할 수 있다.
상기한 본 발명은, 플라즈마산화 공정으로 고유전체의 하부 및 상부유전막을 형성함으로써, 종래 상부유전막 형성시 고온에 의해 고유전체의 결정화가 되던 것을 방지하면서도, 실리케이트 내의 실리콘을 소모하면서 산화막이 형성되기 때문에 더 좋은 캐패시터특성을 갖는 유전막을 얻을 수 있고, 균일(Conformal)한 산화막을 형성하여 후속 공정이 용이해지는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고유전체를 포함하는 유전막 형성시 플라즈마산화 공정으로 하부 및 상부유전막을 형성함으로써 저온 공정으로 인해 고유전율의 유전막 결정화를 막을 수 있을 뿐만 아니라, 실리케이트 내의 실리콘을 소모하면서 산화막이 형성되어 고유전율 물질의 성분이 상대적으로 더 높은 실리케이트를 형성할 수 있다.
또한, 고유전율 물질의 결정화를 억제하면서 누설전류를 줄일 수 있으며, 더 좋은 캐패시터 특성을 갖는 유전체를 얻을 수 있고, 균일한 산화막을 형성하여 후속 공정을 용이하게 할 수 있다.
Claims (10)
- 플로팅게이트로 사용될 실리콘함유 제1도전막을 형성하는 단계;상기 실리콘함유 제1도전막의 표면을 플라즈마산화를 통해 산화시켜 제1유전막을 형성하는 단계;상기 제1유전막 상에 상기 제1유전막보다 유전율이 큰 실리케이트계열의 제2유전막을 형성하는 단계;상기 제2유전막의 표면을 플라즈마산화를 통해 산화시켜 제3유전막을 형성하는 단계; 및상기 제3유전막 상에 컨트롤게이트로 사용될 제2도전막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 플라즈마산화는 25℃∼600℃의 온도에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서,상기 플라즈마산화는 O2, H2/O2 또는 D2/O2 중에서 선택된 어느 하나의 소스가스로 실시하되, 5sccm∼5000sccm의 유량으로 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제3항에 있어서,상기 플라즈마산화는 상기 소스가스에 He, Ar, Kr 또는 Xe 중에서 선택된 어느 하나의 비활성기체를 첨가하여 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제4항에 있어서,상기 플라즈마산화는 10Ｗ∼1000Ｗ의 소스파워, 0Ｗ∼1000Ｗ의 바이어스파워, 10mT∼100mT의 압력으로 5∼500초 동안 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1유전막은 실리콘산화막으로 형성하는 것을 특징으로 하는 플래쉬 메 모리 소자의 제조방법.
- 제1항에 있어서,상기 제2유전막은 HfSiO 또는 ZrSiO의 고유전실리케이트로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2유전막은 단원자증착법 또는 화학기상증착법으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항 내지 제8항 중 어느 한 항에 있어서,상기 제1,2 및 제3유전막을 합한 유전막의 총 두께는 50Å∼200Å가 되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1,2도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 플래쉬 메 모리 소자의 제조방법.
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