KR20040045578A - 반도체 소자의 스페이서 형성방법 - Google Patents
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Abstract
본 발명은 Si-O/Si-N 박막의 증착속도를 향상시킴과 동시에 게이트의 저항증가를 효과적으로 방지할 수 있는 반도체 소자의 스페이서 형성방법을 제공한다.
본 발명은 소정의 패턴이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 스페이서 물질막으로서 제 1 절연박막과 제 2 절연박막을 원자층증착에 의해 소정 두께까지 교대로 증착하여 다층 절연적층물을 형성하는 단계; 및 다층 절연적층물을 패턴 및 기판의 표면이 노출되도록 식각하여 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 반도체 소자의 스페이서 형성방법에 의해 달성될 수 있다. 바람직하게, 다층 절연적층물은 인-시튜로 형성하고, ALD 수행시 기판 온도는 100 내지 600℃로 설정하며, 다층 절연적층물은 2 내지 100층으로 이루어진다. 또한, 제 1 절연박막은 Si-O 박막이고 제 2 절연박막은 Si-N 박막이거나, 제 1 절연박막은 Si-N 박막이고 제 2 절연박막은 Si-O 박막이다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 원자층증착(atomic layer deposition; ALD)을 이용한 반도체 소자의 스페이서 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 MOSFET 제조시 자기정렬콘택(Self-Aligned Contact; SAC) 및 LDD(Lightly Doped Drain) 형성을 위하여 게이트의 측벽에 절연막의 스페이서(spacer)를 형성하여, SAC 형성시에는 식각 배리어로서 작용하고 LDD 형성시에는 이온주입 배리어로서 작용하도록 한다. 최근에는 RC-지연을 줄이기 위하여 스페이서를 비교적 낮은 유전율을 갖는 Si-O 박막과 Si-N 박막의 이중 또는 다층막으로 형성하고 있는데, 이 경우 Si-N막의 단일막으로 스페이서를 형성하는 경우에 비해 스트레스(stress)를 완화시킬 수 있기 때문에 소자 특성상 유리하다.
한편, Si-O 박막과 Si-N 박막의 이중 또는 다층막에 대한 증착은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 이뤄진다. 그러나, CVD 방법의 경우 일정 두께, 예컨대 50Å 이하로 막을 얇게 형성할 경우에는 두께제어가 매우 어렵기 때문에 Si-O 박막 및 Si-N 박막을 보통 2 내지 5 층 정도로만 형성할 수 있을 뿐만 아니라, 600℃ 이상의 비교적 고온에서 증착이 이루어지기 때문에 Si-O 박막 및 Si-N 박막의 증착속도가 매우 느린 단점이 있다. 또한, 게이트가 텅스텐(W)/폴리실리콘의 적층구조로 이루어진 경우, Si-O 박막 및 Si-N 박막의 고온증착에 의한 텅스텐의 산화를 피할 수 없고, Si-N 박막의 증착시 반드시 NH3어닐링을 수행하여야 하기 때문에 텅스텐의 질화도 피할 수 없어, 결국 게이트의 저항(Rs) 증가를 초래하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, Si-O/Si-N 박막의 증착속도를 향상시킴과 동시에 게이트의 저항증가를 효과적으로 방지할 수 있는 반도체 소자의 스페이서 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 스페이서 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 게이트 절연막
12 : 폴리실리콘막 13 : 텅스텐
14 : 하드 마스크 15A : 측벽산화막
15B : GGO막 16 : 다층 절연적층물
16A : 스페이서 100 : 게이트
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 패턴이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 스페이서 물질막으로서 제 1 절연박막과 제 2 절연박막을 원자층증착에 의해 소정 두께까지 교대로 증착하여 다층 절연적층물을 형성하는 단계; 및 다층 절연적층물을 패턴 및 기판의 표면이 노출되도록 식각하여 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 반도체 소자의 스페이서 형성방법에 의해 달성될 수 있다.
바람직하게, 다층 절연적층물은 인-시튜로 형성하고, 원자층증착 수행시 기판 온도는 100 내지 600℃로 설정하며, 다층 절연적층물은 2 내지 100층으로 이루어진다.
또한, 제 1 절연박막은 Si-O 박막이고 제 2 절연박막은 Si-N 박막이거나, 제 1 절연박막은 Si-N 박막이고 제 2 절연박막은 Si-O 박막이며, Si-O 박막은 SiO2박막이고, Si-N 박막은 Si3N4박막이다.
또한, Si-O 박막은 선구물질로서는 SiCl4, Si2Cl6, SiCl2H2, SiH4, SiF4, Si(OnBu)4, HOSi(O-t-Bu)3, HOSi(O-t-Pen)3, HOSi(O-I-Pr)3등 실리콘 함유 개스를 이용하고 반응기체로서는 H2O, O2, O3, D2O, NO, N2O, N2등 산소함유 개스를 이용하여 형성하고, Si-N 박막은 선구물질로서 SiCl4, Si2Cl6, SiCl2H2, SiH4, SiF4, Si(OnBu)4, HOSi(O-t-Bu)3, HOSi(O-t-Pen)3, HOSi(O-I-Pr)3등 실리콘 함유개스를 이용하고 반응기체로서 NH3, ND3등 질소함유 개스를 이용하여 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 스페이서 형성방법을 설명하기 위한 단면도로서, 본 실시예에서는 스페이서가 게이트 측벽에 적용되는 경우를 나타낸다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 게이트 물질막으로서 폴리실리콘막(12)과 텅스텐막(W; 13)을 순차적으로 형성한다. 그 다음, 텅스텐막(13) 상부에 질화막의 하드 마스크(14)를 형성하고, 하드 마스크(14)를 이용하여 텅스텐막(13) 및 폴리실리콘막(12)을 식각하여 W/폴리실리콘 구조의 게이트(100)를 형성한다.
도 1b를 참조하면, 게이트 재산화(gate reoxidation) 공정을 수행하여 식각에 의한 게이트 절연막(11)의 손상을 회복시키고, 게이트(100)의 측벽에 측벽산화막(15A)을 형성함과 동시에 게이트(100) 저부 에지의 게이트 산화막 두께를 증가시켜 GGO(graded gate oxide)막(15B)을 형성한다. 여기서, GGO막(15B)은 핫캐리어 (hot carrier) 및 GIDL(Gate Induced Drain Leakage)과 같은 소자의 전기적 특성을 향상시킨다.
도 1c를 참조하면, 기판 전면 상에 스페이서용 물질막으로서 제 1 절연박막과 제 2 절연박막을 원자층증착(Atomic Layer Deposition; ALD)에 의해 인시튜(in-situ)로 소정 두께까지 교대로 증착하여 적어도 2층 이상, 바람직하게는 2 내지 100층의 나노 적층물(nano-laminate)로 이루어진 다층 절연적층물(16)을 형성한다. 바람직하게, 제 1 절연박막이 Si-O 박막이면 제 2 절연박막은 Si-N 박막이고, 제 1 절연박막이 Si-N 박막이면 제 2 절연박막은 Si-O 박막이며, Si-O 박막은 SiO2박막이고, Si-N 박막은 Si3N4박막이다. 더욱 바람직하게, ALD에 의한 Si-O 박막의 형성시 선구물질(precursor)로서는 SiCl4, Si2Cl6, SiCl2H2, SiH4, SiF4, Si(OnBu)4, HOSi(O-t-Bu)3, HOSi(O-t-Pen)3, HOSi(O-I-Pr)3등 실리콘 함유 개스를 이용하고 반응기체로서는 H2O, O2, O3, D2O, NO, N2O, N2등 산소함유 개스를 이용하며, Si-N 박막의 형성시에는 선구물질로서 SiCl4, Si2Cl6, SiCl2H2, SiH4, SiF4, Si(OnBu)4,HOSi(O-t-Bu)3, HOSi(O-t-Pen)3, HOSi(O-I-Pr)3등 실리콘 함유개스를 이용하고 반응기체로서 NH3, ND3등 질소함유 개스를 이용하여 형성한다. 또한, ALD 수행시 기판온도는 100 내지 600℃로 설정한다.
그 다음, 다층 절연적층물(16)이 형성된 기판을 600 내지 950℃의 온도에서 10초 내지 1시간 동안 열처리한 후, 하드 마스크(14) 및 기판(10)의 표면이 노출되도록 다층 절연적층물(16)을 블랭킷 식각하여, 도 1d에 도시된 바와 같이, 게이트(100) 및 하드 마스크(14) 측벽에 스페이서(16A)를 형성한다.
상기 실시예에 의하면, Si-O 박막 및 Si-N 박막의 다층 절연적층물을 종래의 CVD 대신 ALD 공정으로 형성함에 따라 박막의 두께제어가 용이해지고, Si-N 박막에 대한 NH3어닐링을 배제할 수 있으므로 게이트 물질, 예컨대 텅스텐의 질화를 방지할 수 있다. 또한, ALD 공정을 비교적 낮은 600℃ 이하의 온도에서 수행하기 때문에 증착속도를 향상시킬 수 있을 뿐만 아니라 게이트 물질, 예컨대 텅스텐의 산화를 방지함으로써 게이트의 저항 증가를 방지할 수 있다. 또한, 스페이서를 2층 내지 100 층 정도의 다층 절연적층물로 형성하는 것이 가능하기 때문에 종래에 비해 스트레스 완화능력도 현저하게 향상시킬 수 있게 된다.
한편, 상기 실시예에서는 스페이서가 게이트 측벽에 적용된 경우에 한정하여 설명하였지만, 비트라인용 스페이서 또는 캐패시터의 스토리지 노드 형성시 식각배리어로서 사용되는 스페이서의 경우에도 동일하게 적용하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 스페이서 물질인 Si-O/Si-N 박막의 다층 절연적층물을 ALD 공정으로 비교적 낮은 온도에서 형성함에 따라, 막의 증착속도를 향상시킴과 동시에 게이트의 저항증가를 효과적으로 방지할 수 있다.
Claims (10)
- 소정의 패턴이 형성된 반도체 기판을 준비하는 단계;상기 기판 전면 상에 스페이서 물질막으로서 제 1 절연박막과 제 2 절연박막을 원자층증착에 의해 소정 두께까지 교대로 증착하여 다층 절연적층물을 형성하는 단계; 및상기 다층 절연적층물을 상기 패턴 및 기판의 표면이 노출되도록 식각하여 상기 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 반도체 소자의 스페이서 형성방법.
- 제 1 항에 있어서,상기 다층 절연적층물은 인-시튜로 형성하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 1 항에 있어서,상기 원자층증착의 수행시 상기 기판 온도는 100 내지 600℃로 설정하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 1 항에 있어서,상기 제 1 절연박막은 Si-O 박막이고, 상기 제 2 절연박막은 Si-N 박막인 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 1 항에 있어서,상기 제 1 절연박막은 Si-N 박막이고, 상기 제 2 절연박막은 Si-O 박막인 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 4 항 또는 제 5 항에 있어서,상기 Si-O 박막은 SiO2박막이고, 상기 Si-N 박막은 Si3N4박막인 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 6 항에 있어서,상기 Si-O 박막은 선구물질로서는 SiCl4, Si2Cl6, SiCl2H2, SiH4, SiF4, Si(OnBu)4, HOSi(O-t-Bu)3, HOSi(O-t-Pen)3, HOSi(O-I-Pr)3등 실리콘 함유 개스를이용하고 반응기체로서는 H2O, O2, O3, D2O, NO, N2O, N2등 산소함유 개스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 6 항에 있어서,상기 Si-N 박막은 선구물질로서 SiCl4, Si2Cl6, SiCl2H2, SiH4, SiF4, Si(OnBu)4, HOSi(O-t-Bu)3, HOSi(O-t-Pen)3, HOSi(O-I-Pr)3등 실리콘 함유개스를 이용하고 반응기체로서 NH3, ND3등 질소함유 개스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 1 항에 있어서,상기 다층 절연적층물은 2 내지 100층으로 이루어진 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제 1 항에 있어서,상기 다층 절연적층물을 형성한 후 상기 기판을 600 내지 950℃의 온도에서10초 내지 1시간 동안 열처리하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
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| KR1020020073398A KR20040045578A (ko) | 2002-11-25 | 2002-11-25 | 반도체 소자의 스페이서 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040045578A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160012298A (ko) * | 2014-07-23 | 2016-02-03 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9881865B1 (en) | 2016-07-27 | 2018-01-30 | Samsung Electronics Co., Ltd. | Semiconductor devices including electrically isolated patterns and method of fabricating the same |
-
2002
- 2002-11-25 KR KR1020020073398A patent/KR20040045578A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160012298A (ko) * | 2014-07-23 | 2016-02-03 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9881865B1 (en) | 2016-07-27 | 2018-01-30 | Samsung Electronics Co., Ltd. | Semiconductor devices including electrically isolated patterns and method of fabricating the same |
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