KR100905790B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 개시하며, 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체기판내에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체기판의 활성영역상에 게이트산화막과 폴리실리콘으로 구성된 게이트전극 및 상기 게이트전극 양측벽에 스페이서를 형성하는 단계; 상기 게이트전극 및 스페이서가 형성된 반도체기판의 전체 상면에 제1 코발트막을 형성하는 단계; 상기 게이트전극을 제외한 부분에 있는 제1 코발트막 상에 감광막을 형성하는 단계; 상기 감광막 및 제1 코발트막 상에 제2 코발트막을 형성하는 단계; 상기 감광막 및 그 위에 덮여 있는 제2 코발트막 부분을 제거하는 단계; 상기 감광막 및 그 위에 덮여 있는 제2 코발트막 부분이 제거된 전체 구조의 상면에 TiN막을 형성하는 단계; 및 열처리공정을 진행하여 상기 반도체기판의 활성영역 및 게이트의 폴리실리콘 표면에 살리사이드막을 형성하는 단계;를 포함한다. 본 발명에 따르면, 열적 안정성 특성이 취약한 게이트전극의 폴리실리콘 상의 살리사이드 두께는 두껍게 해 주고 소오스/드레인 영역 상의 살리사이드 두께를 상대적으로 얇게 하여 접합누설전류 특성을 향상시킬 수 있는 것이다.
Description
도 1 내지 도 6은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
11 : 반도체기판 13 : 소자분리막
15 : 게이트산화막 17 : 게이트전극
19 : 스페이서 21 : 소오스/드레인
23 : 제1코발트막 25 : 감광막
27 : 제2코발트막 29 : TiN막
31 : 살리사이드막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 폴리실리콘층위의 살리사이드(salicide) 두께를 활성영역위보다 두껍게 형성하여 폴리실리콘 살리사이드의 저항특성을 개선시키고자한 반도체소자의 제조방법에 관한 것이다.
현재 로직다바이스 제조에 있어서 가장 큰 문제점중의 하나는 PMOS 폴리살리사이드(poly salicide) Rs(sheet resistance)의 특성 열화이다. 살리사이드 형성후 진행되는 후속 열공정에 의하여 살리사이드 Rs의 패일(fail) 현상이 심화된다.
이와 같은 열적 안정성 문제를 개선시키기 위해 많은 노력을 하고 있으나 충분한 공정마진을 확보하기가 쉽지 않은 상황이다.
NMOS 폴리살리사이드 Rs, NMOS 액트브 Rs, PMOS 액티브 Rs는 별 문제가 없으나 PMOS 폴리 살리사이드 Rs 특성은 선폭이 줄어듬에 따라 점점 더 열화되는 현상을 보이고 있다.
이를 해결하기 위한 방법으로는 살리사이드 두께를 두껍게 해 주는 것도 좋은 방법에 속한다. 살리사이드 두께가 두꺼우면 두꺼울수록 열적안정성은 향상되는 것이 일반적인 현상이기 때문이다.
그러나, 폴리실리콘층위의 살리사이드 두께가 두꺼워질 때 액티브지역에 형성되는 살리사이드 두께의 증가는 곤란하다. 왜냐하면 두께가 두꺼워 질수록 접합깊이는 줄어 들게 되어 접합 누설전류 특성을 열화시키는 역효과가 발생되기 때문이다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 열적 안정성 특성이 취약한 폴리실리콘위의 살리사이드 두께는 두껍게 해 주고 액티브 면적에는 살리사이드 두께를 상대적으로 얇게 하여 접합누설전류 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판내에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체기판의 활성영역상에 게이트산화막과 폴리실리콘으로 구성된 게이트전극 및 상기 게이트전극 양측벽에 스페이서를 형성하는 단계; 상기 게이트전극 및 스페이서가 형성된 반도체기판의 전체 상면에 제1 코발트막을 형성하는 단계; 상기 게이트전극을 제외한 부분에 있는 제1 코발트막 상에 감광막을 형성하는 단계; 상기 감광막 및 제1 코발트막 상에 제2 코발트막을 형성하는 단계; 상기 감광막 및 그 위에 덮여 있는 제2 코발트막 부분을 제거하는 단계; 상기 감광막 및 그 위에 덮여 있는 제2 코발트막 부분이 제거된 전체 구조의 상면에 TiN막을 형성하는 단계; 및 열처리공정을 진행하여 상기 반도체기판의 활성영역 및 게이트의 폴리실리콘 표면에 살리사이드막을 형성하는 단계;를 포함하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)내에 활성영역과 소자분리영역을 한정하는 트렌치소자분리막(13)을 형성한다.
그다음, 상기 반도체기판의 활성영역상에 게이트산화막(15)과 폴리실리콘으로 구성된 게이트전극(17)을 형성한후 이들 측벽에 스페이서(19)를 형성한다.
이어서, 상기 스페이서(19)양측아래의 반도체기판(11)내에 소오스/드레인 이온주입을 실시하여 소오스/드레인(21)을 형성한다.
그다음, 도 2에 도시된 바와같이, 상기 게이트전극(17) 및 스페이서(19)와 소오스/드레인(21)이 형성된 반도체기판(11)의 전체 표면상에 약 150 Å 정도 두께로 1차 코발트막(23)을 증착한다.
이어서, 도 3에 도시된 바와같이, 1차 코발트막(23)상에 감광막(25)을 약 1500 Å정도 두께로 도포한다. 이렇게 하면, 활성영역은 모두 감광막(25)으로 덮여지게 된다. 반면, 게이트전극(17) 상의 1차 코발트막(23)은 감광막(25)으로 덮이지 않는다.
그다음, 도 4에 도시된 바와같이, 상기 감광막(25) 및 1차 코발트막(23) 상에 2차 코발트막(27)을 약 150 Å 정도 두께로 형성한다. 이렇게 되면, 게이트전극(17)의 폴리실리콘 위에는 처음에 증착된 1차 코발트막(23)의 150 Å 두께와 추가로 증착한 2차 코발트막(27)의 150 Å 두께로 인하여 총 두께가 300 Å이 되게 된다.
이어서, 도 5에 도시된 바와같이, PR 제거공정을 진행하여 감광막(25) 및 그위에 증착되어 있는 2차 코발트막(27) 부분을 제거한다. 이에 따라, 감광막(25)으로 2차 코발트막(27)의 추가 증착을 막아준 부분, 즉, 활성영역은 코발트 두께가 150 Å인 반면 게이트전극(17)의 폴리실리콘 윗쪽은 두께가 300 Å 정도가 된다.
그다음, 감광막 및 그 위에 증착된 2차 코발트막 부분이 제거된 전체 구조의 상면에 TiN 캡핑층(29)을 약 250 Å 두께로 증착한다.
이어서, 도 6에 도시된 바와같이, 살리사이드 RTP 열처리공정을 1차로 낮은 온도인 약 500 ℃ 정도에서 약 30초동안 진행한후 산화막 등에 남아 있는 반응안된 코발트와 TiN을 제거한후 2차로 750 ℃정도의 온도에서 약 30초동안 열처리를 해 주므로써 활성영역위에는 약 400 Å 정도, 게이트전극(17)의 폴리실리콘위에는 약 700 Å 정도 두께의 살리사이드막(31)이 형성되게 된다.
이후, 절연막 증착 및 평탄화 공정을 진행하고 이후 콘택홀 공정을 거쳐 금속배선 형성공정을 진행한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 현재 로직 디바이스 개발에 있어서 문제가 되고 있는 PMOS 폴리 살리사이드 Rs 문제를 해결할 수 있다.
또한, 열적 안정성 특성이 취약한 폴리실리콘위의 살리사이드 두께는 두껍게 해 주고 활성영역에는 살리사이드 두께를 상대적으로 얇게 해서 접합 누설전류 특성을 향상시켜 준다.
이렇게 하여 P+ 폴리실리콘 Rs와 접합 누설전류 특성 모두를 만족시킬 수 있는 디바이스를 얻을 수 있어 수율 향상에 크게 이바지할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (7)
- 반도체기판내에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하는 단계;상기 반도체기판의 활성영역상에 게이트산화막과 폴리실리콘으로 구성된 게이트전극 및 상기 게이트전극 양측벽에 스페이서를 형성하는 단계;상기 게이트전극 및 스페이서가 형성된 반도체기판의 전체 상면에 제1 코발트막을 형성하는 단계;상기 게이트전극을 제외한 부분에 있는 제1 코발트막 상에 감광막을 형성하는 단계;상기 감광막 및 제1 코발트막 상에 제2 코발트막을 형성하는 단계;상기 감광막 및 그 위에 덮여 있는 제2 코발트막 부분을 제거하는 단계;상기 감광막 및 그 위에 덮여 있는 제2 코발트막 부분이 제거된 전체 구조의 상면에 TiN막을 형성하는 단계; 및열처리공정을 진행하여 상기 반도체기판의 활성영역 및 게이트의 폴리실리콘 표면에 살리사이드막을 형성하는 단계;를 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 감광막을 형성하는 단계는, 전체 구조의 상면에 제1코발트막상부에 감광막을 도포한후 이를 평탄화시켜 상기 폴리실리콘층패턴상부를 제외한 부분에는 남도록하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 2 코발트막의 두께는 각각 150Å으로 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 열처리공정은 1차 및 2차 열처리에 의해 진행하는 것을 특징으로하는 반도체소자의 제조방법.
- 제4항에 있어서, 상기 1차 열처리공정은 500℃의 온도에서 30초 동안 진행하고, 2차 열처리공정은 750℃의 온도에서 30초 동안 진행하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 TiN 막은 250Å 두께로 증착하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 게이트의 폴리실리콘 상의 살리사이드막 두께는 700Å이고, 상기 활성영역 상의 살리사이드막 두께는 400Å인 것을 특징으로하는 반도체소자의 제조방법.
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