KR20020038029A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 GOI(Gate Oxide Integration) 특성 향상 및 코발트 실리사이드막의 브릿지를 방지하도록 하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 절연막을 형성한 후 에치백하여 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 상부 표면이 상기 절연막 측벽보다 낮게 되도록 게이트 전극을 선택적으로 제거하는 단계와, 상기 게이트 전극 및 소오스/드레인 불순물 영역에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 GOI(Gate Oxide Integration) 특성을 개선하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 기하학적 크기가 감소함에 따라 게이트, 소오스 및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항영역이 초래된다는 사실이 중요하다.
따라서 소오스와 드레인영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 형성하는 것이다.
즉, 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금속의 박막을 증착하고 가열하여 실리사이드를 형성한다.
이 공정에서 백금, 망간, 코발트, 티탄 등을 포함한 여러 가지 실리사이드가 이용되고 있다.
이 점은 측벽 공간이 게이트단을 정렬시키면서 소오스 및 드레인 영역과 게이트 실리사이드 영역이 동시에 형성되는 것이다, 이 자기정렬된 실리사이드 공정을 때때로 살리사이드라 한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12)상에 게이트 전극용 폴리 실리콘막(13)을 형성한다.
도 1b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 폴리 실리콘막(13) 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13a)을 형성한다.
이어, 상기 게이트 전극(13a)을 마스크로 이용하여 상기 반도체 기판(11)에저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(13a) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(14)을 형성한다.
도 1c에 도시한 바와 같이, 상기 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실기하여 상기 게이트 전극(13a)의 양측면에 절연막 측벽(15)을 형성한다.
여기서 상기 절연막 측벽(15) 형성시 오버 에치에 의해 게이트 전극(13a) 상부 양측면도 노출된다.
이어, 상기 게이트 전극(13a) 및 절연막 측벽(15)을 마스크로 이용하여 상기 반도체 기판(11)에 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(13a) 양측의 반도체 기판(11) 표면내에 상기 LDD 영역(14)과 연결되는 소오스/드레인 불순물 영역(16)을 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 코발트(Co)막(17)을 약 150Å 두께로 형성한다.
여기서 상기 코발트막(17) 대신에 티타늄막을 150Å 두께로 형성할 수도 있다.
도 1e에 도시한 바와 같이, 상기 반도체 기판(11)에 1차, 2차로 나누어 고속 열처리(RTP : Rapid Thermal Processing) 공정을 실시하여 상기 게이트 전극(13a)과 소오스/드레인 불순물 영역(16)이 형성된 반도체 기판(11)의 실리콘(Si) 이온과 코발트막(17)의 코발트 이온을 반응시키어 코발트 실리사이드(CoSi2)막(18)을 형성한다.
즉, 상기 반도체 기판(11)에 고속 열처리로써 실리사이드 공정을 실시하여 코발트(Co)막(17)이 실리콘(게이트 전극 및 반도체 기판)과 접촉하고 있는 부위에서 실리사이드 반응을 야기시킨다.
상기 실리사이드 공정은 500℃, 30초로 1차 RTP 공정을 실시하는 단계와, 750℃, 60초로 2차 RTP 공정을 실시하는 단계로 이루어진다.
이어서, H2O2와 H2SO4가 혼합된 습식 에천트를 이용하여 비반응된 코발트막(17)을 선택적으로 제거함으로써 코발트 실리사이드막(18)을 형성한다.
한편, 상기 반응하지 않은 코발트막(17)의 습식식각시 완전히 제거되지 않은 코발트막(17)은 게이트 전극(13a)과 반도체 기판(11)에서 과잉 성장된 후 확산되어 게이트 전극(13a)과 소오스/드레인 불순물 영역(16) 사이의 단락을 유발한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 절연막 측벽 형성시 오버 에치에 의해 게이트 전극의 측면이 노출됨으로서 코발트막의 습식식각시 제거되지 않고 잔류하여 소오스/드레인 및 게이트에 형성된 코발트 실리사이드막의 과잉 성장된 후 확산되어 브릿지(bridge)가 발생하여 게이트와 소오스/드레인 사이의 단락이 발생한다.
둘째, 코발트 실리사이드막은 코발트의 확산에 의해 게이트 전극 및 기판내부로 확산되어 형성되므로 게이트 절연막에 가깝게 형성되어 GOI 특성에 나쁜 영향을 주게된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 GOI 특성 향상 및 코발트 실리사이드막의 브릿지를 방지하도록 하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23a : 게이트 전극 24 : LDD 영역
25 : 절연막 측벽 26 : 소오스/드레인 불순물 영역
27 : 코발트막 28 : 코발트 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 절연막을 형성한 후 에치백하여 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 상부 표면이 상기 절연막 측벽보다 낮게 되도록 게이트 전극을 선택적으로 제거하는 단계와, 상기 게이트 전극 및 소오스/드레인 불순물 영역에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 형성하고, 상기 게이트 절연막(22)상에 게이트 전극용 폴리 실리콘막(23)을 형성한다.
도 2b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 폴리 실리콘막(23) 및 게이트 절연막(22)을 선택적으로 제거하여 게이트 전극(23a)을 형성한다.
이어, 상기 게이트 전극(23a)을 마스크로 이용하여 상기 반도체 기판(21)에 저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(23a) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 영역(24)을 형성한다.
도 2c에 도시한 바와 같이, 상기 게이트 전극(23a)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실기하여 상기 게이트 전극(23a)의 양측면에 절연막 측벽(25)을 형성한다.
이어, 상기 게이트 전극(23a) 및 절연막 측벽(25)을 마스크로 이용하여 상기 반도체 기판(21)에 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(23a) 양측의 반도체 기판(21) 표면내에 상기 LDD 영역(24)과 연결되는 소오스/드레인 불순물 영역(26)을 형성한다.
도 2d에 도시한 바와 같이, 상기 게이트 전극(23a)의 상부를 선택적으로 제거하여 상기 절연막 측벽(25)보다 낮게 한다.
여기서 상기 게이트 전극(23a) 부분을 제외한 다른 부분은 포토레지스트 등을 이용하여 마스킹한 후, 상기 게이트 전극(23a)의 상부로부터 소정두께만 선택적으로 제거한다.
도 2e에 도시한 바와 같이, 상기 게이트 전극(23a)을 포함한 반도체기판(21)의 전면에 코발트(Co)막(27)을 약 150Å 두께로 형성한다.
여기서 상기 코발트막(27) 대신에 티타늄막을 형성할 수도 있다.
도 2f에 도시한 바와 같이, 상기 반도체 기판(21)에 1차, 2차로 나누어 고속열처리(RTP : Rapid Thermal Processing) 공정을 실시하여 상기 게이트 전극(23a)과 반도체 기판(21)의 실리콘(Si) 이온과 코발트막(27)의 코발트 이온을 반응시키어 게이트 전극(23a)과 소오스/드레인 불순물 영역(26)에 코발트 실리사이드(CoSi2)막(28)을 형성한다.
즉, 상기 반도체 기판(21)에 고속열처리로써 실리사이드 공정을 실시하여 코발트(Co)막(27)이 실리콘(게이트 전극 및 반도체 기판)과 접촉하고 있는 부위에서 실리사이드 반응을 야기시킨다.
상기 실리사이드 공정은 500℃, 30초로 1차 RTP 공정을 실시하는 단계와, 750℃, 60초로 2차 RTP 공정을 실시하는 단계로 이루어진다.
이어서, H2O2와 H2SO4가 혼합된 습식 에천트를 이용하여 게이트 전극(23a) 및 반도체 기판(21)과 반응하지 않은 코발트막(27)을 선택적으로 제거함으로써 코발트 실리사이드막(28)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극의 높이를 절연막 측벽의 높이보다 낮추어 코발트 실리사이드막을 형성함으로서 게이트와 소오스/드레인 간의 브릿지 유발을 방지할 수 있다.
둘째, 절연막 측벽 형성시 오버 에치에 의해 게이트 전극 측면이 노출되더라도 이후 절연막 측벽보다 낮게 게이트 전극을 선택적으로 제거함으로서 게이트 측면 부위로부터의 코발트 확산을 방지하여 GOI 특성을 향상시킬 수 있다.
Claims (2)
- 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계;상기 게이트 전극을 포함한 전면에 절연막을 형성한 후 에치백하여 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 단계;상기 게이트 전극의 상부 표면이 상기 절연막 측벽보다 낮게 되도록 게이트 전극을 선택적으로 제거하는 단계;상기 게이트 전극 및 소오스/드레인 불순물 영역에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 금속 실리사이드막은상기 게이트 전극을 포함한 전면에 코발트 또는 티타늄막을 형성하는 단계;상기 반도체 기판에 500℃, 30초로 1차 RTP 공정을 실시하는 단계;상기 반도체 기판에 750℃, 60초로 2차 RTP 공정을 실시하는 단계;상기 반도체 기판에 H2O2와 H2SO4가 혼합된 습식 용액을 이용하여 게이트 전극 및 소오스/드레인 불순물 영역과 반응하지 않은 코발트막을 선택적으로 제거하는 단계로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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| KR100905790B1 (ko) * | 2002-07-12 | 2009-07-02 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
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| WITN | Withdrawal due to no request for examination |