KR20020009266A - 반도체장치의 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 트랜지스터 및 그 제조방법에 관한 것으로서, 특히, 게이트를 기판에 파묻힌(embeded) 형태로 형성한 후 살리사이드층을 형성하여 게이트 상부 표면과 기판 표면의 단차를 줄이고 살리사이드구조의 실리사이드층을 형성하므로서 주변부와의 단차를 최소화하고 공정을 단순화하도록 한 반도체장치의 살리사이드구조 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 트랜지스터는 활성영역과 소자격리영역인 필드영역이 정의된 제 1 도전형 반도체 기판과, 상기 기판의 활성영역의 중앙에 소정 깊이와 폭을 가지며 제 1 방향으로 달리도록 형성된 트렌치와, 상기 트렌치 높이와 같은 두께를 가지며 상기 트렌치 중앙에서 게이트절연막을 하면에 개재하고 상기 제 1 방향으로 상기 트렌치의 양 측면과 소정간격만큼 이격되어 달리는 게이트전극과, 상기 트렌치가 형성되지 않은 활성영역의 기판 상부에 소정 깊이를 가지며 상기 게이트전극을 중심으로 서로 대향되어 있는 한 쌍의 제 2 도전형 고농도 도핑영역과, 상기 게이트전극과 상기 트렌치를 이격시키는 공간에 의하여 노출된 상기 트렌치의 노출된 기판 부위에서 게이트절연막으로부터 상기 고농도 도핑영역까지 졍션을 이루도록 형성된 제 2 도전형 저농도 도핑영역과, 상기 게이트전극 상부 표면과 상기 고농도 도핑영역 상부 표면에 형성된 고융점금속과 실리콘으로 이루어진 화합물인 실리사이드층을 포함하여 이루어진다.
Description
본 발명은 반도체장치의 트랜지스터 및 그 제조방법에 관한 것으로서, 특히, 게이트를 기판에 파묻힌(embeded) 형태로 형성한 후 살리사이드층을 형성하여 게이트 상부 표면과 기판 표면의 단차를 줄이고 살리사이드구조의 실리사이드층을 형성하므로서 주변부와의 단차를 최소화하고 공정을 단순화하도록 한 반도체장치의 살리사이드구조 트랜지스터 및 그 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항및 게이트의 쉬트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 폴리실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 폴리실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요 원인이 된다. 따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.
또한, 게이트저항을 감소시키는 폴리사이드와 기판의 불순물 확산영역에 콘택저항 감소를 위한 실리사이드를 동시에 자기정렬방식으로 형성하는 구조 내지는 기술을 살리사이드(salicide)라 한다.
또한, 종래 기술에서는 게이트전극이 기판상에 돌출되어 있으므로 트랜지스터와 살리사이드공정을 진행한 후에 다시 평탄화공정을 실시하여야 하는 등 주변부와의 단차가 발생하여 공정이 복잡해진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 살리사이드구조 트랜지스터 제조방법을 도시한 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon), STI(shallow trench isolation) 방법 등의 소자격리방법에 의해 필드산화막(11)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막으로 산화막을 형성한다.
그 다음, 게이트전극을 형성하기 위하여 게이트산화막 위에 n형 또는 p형 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 소정의 도전형을 형성하는 불순물 이온으로 도핑된 폴리실리콘층은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.
그리고, 도핑된 폴리실리콘층과 산화막을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층(13)과 산화막(12)으로 이루어진 게이트전극(13)과 게이트절연막(12)을 형성한다.
그 다음, 적절한 도전형의 저농도 불순물 이온주입으로 게이트(13)가 형성되지 않은 기판의 활성영역에 LDD(lighrly doped drain) 소스/드레인용 저농도 불순물 도핑영역(14)을 형성한다.
도 1b를 참조하면, 게이트전극(13)을 포함하는 기판(10)의 전면에 소정 두께의 산화막을 화학기상증착으로 증착하여 형성한다. 이때, 산화막은 게이트전극(13)의 측면을 절연시키며, LDD 구조의 트랜지스터를 형성시 고농도 불순물 도핑영역을 형성하기 위한 이온주입 마스크의 일부로 사용되는 측벽 스페이서 형성용이다.
그 다음, 산화막에 에치백을 실시하여 게이트전극(13)의 측면에 잔류한 산화막으로 이루어진 측벽스페이서(15)를 형성한다. 이때, 에치백은 기판의 불순물 도핑영역과 게이트전극(13)의 상부 표면이 동시에 노출될 때까지 건식식각 등의 비등방성식각으로 실시한다.
따라서, 노출된 게이트전극(13)의 상부 표면은 이후 실리사이드 형성영역이 된다.
LDD 구조의 트랜지스터 형성은 게이트전극(13)과 측벽스페이서(15)를 이온주입 마스크로 이용하는 이온주입을 고농도로 실시하여 저농도 불순물 이온매몰층 형성시 사용한 같은 도전형의 불순물로 노출된 기판의 활성영역에 고농도 불순물 도핑영역(16)을 형성한다.
도 1c를 참조하면, 노출된 고농도 불순물 도핑영역(16)이 형성된 활성영역과 노출된 게이트전극(13) 표면을 포함하는 기판(10)의 전면에 실리사이드 형성용 금속층(17)을 형성한다. 이때, 금속층은 게이트전극(13)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 금속으로 형성하며, 이러한 금속으로는 Ti를 사용하며, 증착방법은 스퍼터링(sputtering)을 사용한다. 이때, 금속층(17)의 형성 두께는 게이트전극(13)의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 디자인 룰에 적합하도록 한다.
도 1d를 참조하면, 금속층(17)이 형성된 게이트전극(13)과 불순물 도핑영역(14)에제 1 급속열처리(rapid thermal annealing)을 650-750℃의 저온에서 실시하여 Ti와 Si를 반응시켜 저항감소용 제 1 실리사이드층(171)과 제 2 실리사이드층(172)을 각각 동시에 형성한다. 이때, 제 1, 제 2 실리사이드층(171, 172)의 상(phase)은 C49 TiSi2가 된다.
도 1e를 참조하면, 실리사이드 형성용 금속층 중 제 1 실리사이드층(171)과 제 2 실리사이드층(172)이 형성되지 않은 부위의 잔류한 금속층(170)을 습식식각으로 제거하여 살리사이드(salicide) 구조의 실리사이드층을 제조한다. 이때, 잔류한 금속층의 제거는 NH4:H2O2:H2O 혼합용액으로 선택적인 습식식각으로 이루어진다.
그 다음, 제 1, 제 2 실리사이드층(171, 172)의 상(phase)을 C49에서 C54로 변태시키기 위한 제 2 급속열처리를 실시한다. 이때, 제 2 급속열처리는 상대적으로 고온인 800-900℃에서 실시하여 C54상으로 변태된 제 1, 제 2 실리사이드층(171', 172')로 만든다.
상기와 같이 종래 기술에 따른 살리사이드구조 모스 트랜지스터 및 그 제조방법은 게이트전극이 기판상에 돌출되어 있으므로 트랜지스터와 살리사이드공정을 진행한 후에 다시 ILD(interlayer dielectric)평탄화공정을 실시하여야 하는 등 주변부와의 단차가 발생하여 공정이 복잡해wl는 문제점이 있다.
따라서, 본 발명의 목적은 게이트를 기판에 파묻힌(embeded) 형태로 형성한 후 살리사이드층을 형성하여 게이트 상부 표면과 기판 표면의 단차를 줄이고 살리사이드구조의 실리사이드층을 형성하므로서 주변부와의 단차를 최소화하고 공정을 단순화하도록 한 반도체장치의 살리사이드구조 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 트랜지스터는 활성영역과 소자격리영역인 필드영역이 정의된 제 1 도전형 반도체 기판과, 상기 기판의 활성영역의 중앙에 소정 깊이와 폭을 가지며 제 1 방향으로 달리도록 형성된 트렌치와, 상기 트렌치 높이와 같은 두께를 가지며 상기 트렌치 중앙에서 게이트절연막을 하면에 개재하고 상기 제 1 방향으로 상기 트렌치의 양 측면과 소정간격만큼 이격되어 달리는 게이트전극과, 상기 트렌치가 형성되지 않은 활성영역의 기판 상부에 소정 깊이를 가지며 상기 게이트전극을 중심으로 서로 대향되어 있는 한 쌍의 제 2 도전형 고농도 도핑영역과, 상기 게이트전극과 상기 트렌치를 이격시키는 공간에 의하여 노출된 상기 트렌치의 노출된 기판 부위에서 게이트절연막으로부터 상기 고농도 도핑영역까지 졍션을 이루도록 형성된 제 2 도전형 저농도 도핑영역과, 상기 게이트전극 상부 표면과 상기 고농도 도핑영역 상부 표면에 형성된 고융점금속과 실리콘으로 이루어진 화합물인 실리사이드층을 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 트랜지스터 제조방법은 활성영역과 필드영역이 정의된 제 1 도전형 반도체 기판의 상기 활성영역의 소정부위를 제거하여 제 1 방향으로 길게 달리는 트렌치를 형성하는 단계와, 상기 트렌치 내부 측면에 절연물질로 이루어진 측벽스페이서를 형성하는 단계와,노출된 상기 트렌치 저면부에 게이트절연막을 형성하는 단계와, 상기 측벽스페이서가 형성된 상기트렌치를 매립하는 도전성 플러그를 형성하는 단계와, 상기 트렌치에 의하여 대향되고 노출된 상기 활성영역의 상기 기판에 제 2 도전형 고농도 도핑영역을 형성하는 단계와, 상기 도전성 플러그 상부 표면과 상기 고농도 도핑영역 상부 표면에 실리사이드층을 형성하는 단계와, 상기 측벽스페이서를 제거하여 상기 게이트절연막/플러그와 상기 트렌치 측면과의 사이에 공간을 형성하는 단계와, 상기 공간에 의하여 노출된 상기 기판부위에 제 2 도전형 저농도 도핑영역을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 살리사이드구조 트랜지스터 제조방법을 도시한 공정단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 살리사이드구조 트랜지스터 제조방법을 도시한 공정단면도
도 3은 본 발명에 따른 반도체장치의 살리사이드구조 트랜지스터 단면도
본 발명에서는 실리콘기판의 소정 부위를 제거하여 트렌치형 게이트형성부위를 형성한 다음 이 부위에 게이트를 형성하므로서 게이트 상부 표면과 기판 표면을 동일 평면상에 위치시키는 동시에 간단한 공정의 추가로 LDD구조를 갖는 매몰형(embeded) 트랜지스터를 제조할 수 있으므로, 종래 기술에서의 게이트 단차에 기인한 평탄화문제를 해결할 수 있다.
일반적으로, 반도체 제품의 고집적화에 다른 게이트의 선폭이 서브 마이크론으로 감소함에 따라 게이트 콘택 부위에서의 쉬트 저항이 증가하게 된다. 이러한 쉬트저항을 감소시키기 위하여 게이트 상부 표면에 실리사이드를 안정적으로 형성하는 폴리사이드 구조의 게이트전극을 형성하고, 또한, 소스/드레인 표면에서의 콘택저항을 감소시키기 위하여 그 표면에도 실리사이드층을 형성한다. 이때, 게이트 상부 표면과 소스/드레인 표면에 실리사이드층을 자기정렬방법으로 동시에 형성하는 것을 살리사이드라 한다.
따라서, 본 발명에서는 매몰형 트랜지스터에 살리사이드구조를 채용한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 매몰형(embeded) 살리사이드구조 트랜지스터 제조방법을 도시한 공정단면도이다.
도 2a를 참조하면, 제 1 도전형 반도체기판인 실리콘기판(20)상에 화학기상증착 등의 방법으로 산화막(21)과 질화막(22)을 차례로 증착한 다음, 질화막(22) 상에 포토레지스트를 도포한다.
그리고, 게이트 형성영역을 정의하는 노광마스크를 이용한 노광 및 현상을 도포된 포토레지스트에 실시하여 게이트 형성영역의 상부에 위치한 질화막 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 질화막과 산화막을 건식식각 등의 비등방성식각으로 차례로 제거하여, 산화막(21)과 질화막(22)이 잔류하지 않은 게이트 형성영역의 기판(20) 표면을 노출시킨다.
계속하여, 동일한 포토레지스트패턴과 잔류한 질화막(22) 및 산화막(21)을 식각마스크로 이용하는 건식식각 등의 비등방성 식각을 노출된 기판에 실시하여 소정 깊이만큼 제거한다.
따라서, 매몰형 게이트가 형성될 트렌치(T)가 형성된다. 이때, 트렌치(T) 형성은 반응성이온식각(reactive ion etch)으로 실시할 수 있고, 포토레지스트패턴을 먼저 제거한 후 잔류한 질화막(22)과 산화막(21)을 식각마스크로 이용하여 트렌치(T)를 형성할 수 있다.
그리고, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거하여 잔류한 질화막(22)의 상부 표면을 노출시킨다.
선택적으로, 노출된 트렌치(T) 바닥면 부위가 트랜지스터의 채널이 형성될 부위이므로 문턱전압 조절용 이온주입을 기판 전면에 실시할 수 있다.
도 2b를 참조하면, 트렌치(T) 내부 측면에 소정 두께의 스페이서(spacer)를 형성하기 위하여 질화막(22)과 식각선택비가 큰 절연물질로 절연층을 트렌치(T)를 포함하는 질화막(22) 상에 형성한다. 이때, 절연층은 산화막을 화학기상증착으로 형성한다.
그리고, 질화막(22) 표면을 식각정지층으로 이용하는 에치백을 절연막에 실시하여 트렌치(T) 바닥면을 일부 노출시키는 잔류한 절연막(23)으로 이루어진 측벽스페이서(23)를 트렌치(T) 측면에 형성한다.
도 2c를 참조하면, 노출된 트렌치 바닥면에 소정 두께의 게이트산화막(24)을 열산화(thermal oxidation)방법으로 형성한다. 이때, 게이트산화막(24) 성장은, 트렌치를 제외한 기판 상부부위가 질화막(22) 및 산화막(21)으로 덮혀 있고, 트렌치 내부 측면은 측벽스페이서(23)가 보호하고 있으므로 실제로 노출된 실리콘기판 부위는 트렌치 바닥면이 되어, 노출된 트렌치 바닥면에서만 열산화막(24)이 성장하게 된다.
그리고, 질화막을 습식식각 등의 방법으로 제거하여 산화막(21)의 상부 표면을 노출시킨다.
그 다음, 트렌치를 포함하는 기판 전면에 게이트전극 형성용 폴리실리콘층(25)을충분한 두께로 증착하여 형성한다. 이때, 폴리실리콘층(25)은 도전성을 주기위하여 도핑된 폴리실리콘(in-situ doped polysilicon)을 사용하거나, 도핑되지 않은 포리실리콘츠을 형성한 다음 불순물 이온으로 도핑시켜 형성할 수 있다.
도 2d를 참조하면, 산화막 표면을 식각정지층으로 이용하는 에치백 또는 화학기계적연마(CMP, chemical mechanical polishing)을 폴리실리콘층에 실시하여 트렌치 내부에만 폴리실리콘층(250)이 잔류하도록 하여 게이트전극(250)을 형성한다. 따라서, 게이트전극(250) 표면과 기판 표면은 거의 동일한 평면상에 위치하여 서로 단차가 거의 없는 매몰형 게이트가 완성된다.
그리고, 소스/드레인 형성용 이온주입을 제 2 도전형 불순물을 고농도로 기판 전면에 실시하여 게이트전극(250)과 측벽스페이서(23)가 형성되지 않은 기판(20) 활성영역에 고농도 도핑영역(26)을 형성한다. 따라서, 본 발명에서는 게이트전극(250) 상부 표면뿐만 아니라 소스/드레인을 구성하는 고농도 도핑영역(26) 상부 표면도 동일한 평면상에 자동적으로 얼라인되어 위치하게 된다.
그 다음, 산화막을 제거하여 고농도 도핑영역(26)의 상부 표면을 노출시킨다.
선택적으로, 고농도 도핑영역 형성을 위한 이온주입은 산화막을 제거한 후 노출된 기판 표면에 직접 실시할 수 있다.
도 2e를 참조하면, 폴리실리콘으로 이루어진 게이트전극(250)의 노출된 표면과, 고농도 도핑영역(26)의 노출된 상부 표면에 접촉저항 감소용 실리사이드층(27)을 소저의 두께로 형성한다. 이때, 실리사이드층(27)은 자기정렬방식을 이용한 살리사이드 공정으로 실시하므로, 모든 실리사이드층(27)의 두께가 거의 균일하게 형성되므로 전체적으로 단차발생이 거의 없게 되어 별도의 평탄화공정이 요구되지 않는다.
상기에서, 실리사이드층(27)은 게이트전극(250) 상부 표면과 고농도 도핑영역(26) 상부 표면을 포함하는 기판상에 실리사이드 형성용 금속층을 형성하고, 이때, 금속층은 게이트전극(250)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 Ti, Ni, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속(refractory metal)으로 형성하며, 본 발명의 실시예에서는 이러한 금속으로 Ti를 사용하고, 증착방법은 스퍼터링(sputtering)을 사용한다.
그리고, 금속층이 형성된 게이트전극(250) 상부 표면과 고농도 불순물 도핑영역(26)에 제 1 급속열처리(rapid thermal annealing)을 650-750℃의 저온에서 실시하여 Ti와 Si를 반응시켜 저항감소용 실리사이드층(27)을 형성한다. 이때, 실리사이드층(27)의 상(phase)은 C49 TiSi2가 된다.
그 다음, 실리사이드 형성용 금속층 중 실리사이드층(27)이 형성되지 않은 부위의 잔류한 금속층을 습식식각으로 제거하여 살리사이드(salicide) 구조의 실리사이드층(27)을 잔류시킨다. 이때, 잔류한 금속층의 제거는 NH4:H2O2:H2O 혼합용액으로 선택적인 습식식각으로 이루어진다.
그리고, 실리사이드층(26)의 특성을 좋게하기 위하여 실리사이드층의 상(phase)을 C49에서 C54로 변태시키기 위한 제 2 급속열처리를 실시한다. 이때, 제 2 급속열처리는 상대적으로 고온인 800-900℃에서 실시하여 C54상으로 변태된 실리사이드층으로 만든다.
도 2f를 참조하면, 노출된 측벽스페이서를 습식식각으로 제거하여 저농도 도핑영역이 형성될 게이트전극(250) 하단 부위를 노출시킨다. 이때, 측벽스페이서가 제거되어 생긴 공간(S)은 LDD구조의 저농도 도핑영역을 형성할 부위를 노출시키게 된다.
따라서, 별도의 이온주입 마스크없이도 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하여 저농도 불순물 매몰층(28)을 형성한다.
도 2f를 참조하면, 저농도 불순물 매몰층의 불순물을 충분히 확산시키기 위한 어닐링을 기판에 실시하여 고농도 도핑영역(26)과 졍션을 이루는 저농도 도핑영역(280)을 게이트전극(250) 하단 모서리 근방에 형성한다.
따라서, 게이트전극(250)의 상부 표면과 기판의 상부 표면이 동일 평면상에 위치한 매몰형 살리사이드구조의 모스트랜지스터가 완성된다.
이후, 산화막 등의 층간절연층(29)(ILD, interlayer dielectric)을 기판 전면에 증착한다.
도 3은 본 발명에 따른 반도체장치의 살리사이드구조 트랜지스터 단면도이다.
도 3을 참조하면, 활성영역과 소자격리영역인 필드영역이 정의된 제 1 도전형 반도체 기판인 실리콘 기판(20)의 활성영역의 중앙에 소정 깊이와 폭을 가지며 제 1 방향으로 달리는 트렌치가 형성되어 있다.
그리고, 트렌치 중앙에는 게이트절연막(24)을 하면에 개재한 게이트전극(250)이 제 1 방향으로 트렌치의 양 측면과 소정간격만큼 이격되어 달리고 있다.
한편, 트렌치가 형성되지 않은 활성영역의 기판 상부에는 소정 깊이를 가지며 한 쌍의 제 2 도전형 고농도 도핑영역(26)이 게이트전극(250)을 중심으로 서로 대향되어 있다.
그리고, 게이트전극(250)과 트렌치를 이격시키는 공간에 의하여 노출된 트렌치의 노출된 기판 부위에는 게이트절연막(24)으로부터 상기 고농도 도핑영역(26)까지 졍션을 이루는 제 2 도전형 저농도 도핑영역(280)이 형성되어 있다.
또한, 게이트전극(250) 상부 표면과 고농도 도핑영역(26) 상부 표면에는 고융점금속과 실리콘으로 이루어진 화합물인 실리사이드층(27)이 형성되어 있다.
따라서, 매몰형(embeded) 게이트전극(250)과 LDD구조를 이루는 저농도 도핑영역(280)과 고농도 도핑영역(26)으로 이루어진 소스/드레인과 살리사이드 구조의 실리사이드층(27)으로 구성된 모스형(MOS) 트랜지스터가 주변 부위와 단차가 없는 구조로 형성되어 있다.
따라서, 본 발명은 실리콘기판의 소정 부위를 제거하여 트렌치형 게이트형성부위를 형성한 다음 이 부위에 게이트를 형성하므로서 게이트 상부 표면과 기판 표면을 동일 평면상에 위치시키는 동시에 간단한 공정의 추가로 LDD구조를 갖는 매몰형(embeded) 트랜지스터를 제조할 수 있으므로, 종래 기술에서의 게이트 단차에 기인한 평탄화문제를 해결하는 장점이 있다.
Claims (7)
- 활성영역과 소자격리영역인 필드영역이 정의된 제 1 도전형 반도체 기판과,상기 기판의 활성영역의 중앙에 소정 깊이와 폭을 가지며 제 1 방향으로 달리도록 형성된 트렌치와,상기 트렌치 높이와 같은 두께를 가지며 상기 트렌치 중앙에서 게이트절연막을 하면에 개재하고 상기 제 1 방향으로 상기 트렌치의 양 측면과 소정간격만큼 이격되어 달리는 게이트전극과,상기 트렌치가 형성되지 않은 활성영역의 기판 상부에 소정 깊이를 가지며 상기 게이트전극을 중심으로 서로 대향되어 있는 한 쌍의 제 2 도전형 고농도 도핑영역과,상기 게이트전극과 상기 트렌치를 이격시키는 공간에 의하여 노출된 상기 트렌치의 노출된 기판 부위에서 상기 게이트절연막으로부터 상기 고농도 도핑영역까지 졍션을 이루도록 형성된 제 2 도전형 저농도 도핑영역과,상기 게이트전극 상부 표면과 상기 고농도 도핑영역 상부 표면에 형성된 고융점금속과 실리콘으로 이루어진 화합물인 실리사이드층으로 이루어진 반도체장치의 트랜지스터.
- 청구항 1에 있어서,상기 실리사이드층은 TiSix, CoSix, NiSix중 어느 하나로 이루어진 것이 특징인 반도체장치의 살리사이드구조 트랜지스터.
- 활성영역과 필드영역이 정의된 제 1 도전형 반도체 기판의 상기 활성영역의 소정부위를 제거하여 제 1 방향으로 길게 달리는 트렌치를 형성하는 단계와,상기 트렌치 내부 측면에 절연물질로 이루어진 측벽스페이서를 형성하는 단계와,노출된 상기 트렌치 저면부에 게이트절연막을 형성하는 단계와,상기 측벽스페이서가 형성된 상기 트렌치를 매립하는 도전성 플러그를 형성하는 단계와,상기 트렌치에 의하여 대향되고 노출된 상기 활성영역의 상기 기판에 제 2 도전형 고농도 도핑영역을 형성하는 단계와,상기 도전성 플러그 상부 표면과 상기 고농도 도핑영역 상부 표면에 실리사이드층을 형성하는 단계와,상기 측벽스페이서를 제거하여 상기 게이트절연막/플러그와 상기 트렌치 측면과의 사이에 공간을 형성하는 단계와,상기 공간에 의하여 노출된 상기 기판부위에 제 2 도전형 저농도 도핑영역을 형성하는 단계로 이루어진 반도체장치의 트랜지스터 제조방법.
- 청구항 3에 있어서,상기 도전성 플러그는 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
- 청구항 3에 있어서,상기 도전성 플러그는 게이트전극인 것이 특징인 반도체장치의 트랜지스터 제조방법.
- 청구항 3에 있어서,상기 트렌치를 형성하는 단계 이후,상기 트렌치에 의하여 노출된 상기 트렌치 저면부에 문턱전압조절용 이온주입을 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 트랜지스터 제조방법.
- 청구항 3에 있어서,상기 실리사이드층은 Ti, Ni, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속중 선택된 어느 하나와 실리콘과의 화합물로 형성하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
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