JP3598693B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、さらに詳しくは、MOSトランジスタを構成素子として含む、高集積化した半導体装置のMOSトランジスタ部のソース・ドレイン部に特徴を有する、高集積化した半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、MOSトランジスタ型半導体装置の高速化,高集積化に伴い、半導体装置の各構成素子は益々微細化が進み、例えばMOSトランジスタのゲート電極長などはハーフミクロン以下となってきている。この為、高速化、高集積化した半導体装置の作製においては、微細加工技術の開発のみでなく、MOSトランジスタのショートチャネル効果等を考慮したMOSトランジスタ自体の構成の開発や、低抵抗の配線技術の開発等が盛んに行われている。
この様な高速化、高集積化した半導体装置およびその製造方法を、図2を参照して説明する。
【0003】
まず、図2(a)に示すように、P型の半導体基板11表面部にトレンチ素子分離領域12を形成し、その後熱酸化によりゲート酸化膜13形成し、CVD法によりポリシリコン膜14の堆積し、更にスパッタリング法によりCo膜を堆積し、その後、熱処理を行って、ポリシリコン膜14とCo膜を反応させて、高融点金属シリサイド膜であるCoSi2 膜15を形成する。更にその後、CVD法によりCVDSiO2 膜16を形成する。
【0004】
次に、フォトリソグラフィ技術とRIE(Reactive Ion Etching)法等を用いて、CVDSiO2 膜16/CoSi2 膜15/ポリシリコン膜14/ゲート酸化膜13をパターニングして、MOSトランジスタ部1に、ポリシリコン膜14とCoSi2 膜15とで構成するポリサイドゲート電極2aを持つゲート電極部2を形成する。その後、半導体基板11表面に、イオン注入法によるAsイオンを注入して、LDD(Lightly Doped Drain)層17を形成する。
【0005】
次に、図2(b)に示すように、CVD法によりCVDSiO2 膜を堆積した後、RIE等での異方性エッチングにより、CVDSiO2 膜をエッチバックして、ゲート電極部2の側壁にサイドウォール酸化膜18を形成する。その後、イオン注入法によりAsイオンを注入し、更に注入したイオンの活性化等の熱処理を行うことで、MOSトランジスタ部1のソース・ドレイン部3に、LDD層17を持つソース・ドレイン層19を形成すると同時に、ポリシリコン膜14は注入されたAsイオンにより低抵抗のポリシリコン膜14となる。
【0006】
次に、図2(c)に示すように、自己整合型コンタクトホール形成時のサイドウォール酸化膜18形状維持を目的とする、CVD法等によりSiN膜21を堆積し、更にBPSG(Boro−Phospho Silicate Glass)膜等による層間絶縁膜22を堆積する。その後、CMP(ChemicalMechanical Polishing)法等を用いて、層間絶縁膜22の平坦化処置を行った後、パターニングしたフォトレジストをマスクして、RIE等による層間絶縁膜22/SiN膜21のエッチングを行い、ソース・ドレイン部3等にコンタクトホール23を形成する。なお、このコンタクトホール23は、図2(c)に示すように、ゲート電極部2側のみの、部分的な自己整合型コンタクトホール23である。
【0007】
次に、ソース・ドレイン部3等の電極形成を行う。この電極形成は、まず始めに、ソース・ドレイン層19とのオーミック性確保とソース・ドレイン層19部の低抵抗化のための後述するTiSi2 膜20を形成する。このTiSi2 膜20形成は、まずスパッタリング法等によりTi膜を堆積し、その後、低温の熱処理を行う。この低温の熱処理で、ソース・ドレイン部3のシリコンとTi膜とが反応し、ソース・ドレイン部に低温安定相で高抵抗であるC49相のTiSi2 膜を形成する。その後コンタクトホール23側壁や層間絶縁膜22表面等の未反応のTi膜を、硫酸と過酸化水素水の混合液等により除去する。更にその後、高温の熱処理を行って、C49相のTiSi2 膜を相転移させ、高温安定相で低抵抗のC54相のTiSi2 膜20を形成する。
その後、反応性スパッタリング法等によるバリア膜とするTiN膜24を堆積し、更にCVD法によりブランケットW膜25を堆積した後、エッチバックを行い、コンタクトホール23部にブランケットW膜25とTiN膜24による埋め込みプラグ、所謂タングステンプラグ26を形成する。
上述の様にして、ソース・ドレイン層19等の電極が形成される。
【0008】
その後は、図面は省略するが、TiN膜やAl合金膜を堆積した後、パターニングして配線を形成し、更にパッシベーション膜等を堆積した後パッド部の窓開け等を行って、半導体装置を作製する。
【0009】
上述の様にして、高集積化、高速化した半導体装置を作製するが、この半導体装置では、ソース・ドレイン部3へのコンタクトホール23を形成する際、トレンチ素子分離領域12とコンタクトホール23間には、図2(c)に示すような、パターンの合わせ精度に相当する間隔、即ち合わせマージンΔLと同等又はそれ以上の距離を取る必要がある。
もし、合わせマージンΔLと同等の距離を取らずに半導体装置の設計をし、パターンの合わせずれを起こしてコンタクトホールが形成されると、図3に示すように、TiSi2 膜20形成工程で、ソース・ドレイン層19とトレンチ素子分離領域12との境界部における歪みのために、この境界部におけるTiの異常反応や異常拡散等が起こり、TiSi2 膜20の異常部27を形成する。この異常部27が形成されると、ソース・ドレイン層19への電圧印加時に、接合リーク電流増加を起こす虞がある。
【0010】
上述のような理由で、ソース・ドレイン層19等へのコンタクトホール23形成には、合わせマージンΔLを取って半導体装置が設計されるため、同一寸法のMOSトランジスタを2次元的に配置した構成部を有するメモリ等の半導体装置における、1個のMOSトランジスタ部1の長さL1 は、図2(c)に示すように、合わせマージンΔLの2倍の長さを余分にとる必要がある。従って半導体装置の高集積化に対する阻害する要因となるという問題がある。
また、上記の半導体装置では、素子分離領域をトレンチ素子分離領域としたが、半導体基板11表面より上方に素子分離領域の絶縁膜があるLOCOS(Local Oxidation of Silicon)素子分離領域を用い、自己整合型コンタクトホールの形成により、半導体装置の高集積化を図る方法もあるが、LOCOS素子分離領域の幅を狭くすること自体が困難なため、半導体装置の高集積化が難しいだけでなく、コンタクトホールを完全な自己整合型コンタクトホールとすると、LOCOS素子分離領域周縁部においては上述したトレンチ素子分離領域12周縁部と同様の現象が起こり、ソース・ドレイン部の接合リーク電流増加を起こす虞がある。
【0011】
【発明が解決しようとする課題】
本発明は、上述した半導体装置およびその製造方法における問題点を解決することをその目的とする。即ち本発明の課題は、ソース・ドレインのコンタクトホールと素子分離領域領域間に、パターンの合わせ精度に相当する間隔を取らない、高集積化した半導体装置およびその製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明の半導体装置は、上述の課題を解決するために提案するものであり、MO Sトランジスタを構成素子として含む、高集積化した半導体装置において、MOSトランジスタのソース・ドレイン部のLDD層より、LDD層に隣接した素子分離領域上に、所定の幅張り出した選択エピタキシャル層を有し、該選択エピタキシャル層上に形成された層間絶縁膜を介して前記ソース・ドレイン部にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを設けたことを特徴とするものである。
【0013】
また、本発明の半導体装置の製造方法は、MOSトランジスタを構成素子として含む、高集積化した半導体装置において、半導体基板に素子分離領域を形成する工程と、MOSトランジスタのゲート電極部を形成する工程と、MOSトランジスタのソース・ドレイン部に、イオン注入法によりLDD層を形成する工程と、ゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、選択エピタキシャル結晶成長法により、ソース・ドレイン部のLDD層より、選択エピタキシャル層を形成する工程と、イオン注入法により、選択エピタキシル層にイオン注入をして、選択エピタキシャル層を低抵抗化する工程と、層間絶縁膜を堆積する工程と、層間絶縁膜にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを形成し、前記コンタクトホール部に前記選択エピタキシャル層と接続する電極を形成する工程とを有することを特徴とするものである。
【0014】
本発明によれば、MOSトランジスタ部のソース・ドレイン部のLDD層より、選択エピタキシャル層を成長させ、ソース・ドレイン層に隣接した素子分離領域上にまで張り出させ、この素子分離領域上の選択エピタキシャル層の幅を、パターンの合わせ精度の寸法に略等しくすることで、コンタクトホール底部が素子分離領域周縁部と直接交差しない構成にでき、従ってTiSi2 膜形成時にソース・ドレイン層にTiSi2 膜の異常部ができず、ソース・ドレイン層の接合リーク電流増加が抑制できる。
また、ソース・ドレイン部のLDD層上部に形成される選択エピタキシャル層が、ソース・ドレイン部の高濃度層となるので、接合の浅いソース・ドレイン層のMOSトランジスタと同等となり、MOSトランジスタのショートチャネル効果による特性悪化の抑制効果もある。
【0015】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図2中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【0016】
本実施例は、MOSトランジスタを構成素子として含む、高集積化した半導体装置およびその製造方法に本発明を適用した例であり、これを図1を参照して説明する。
まず、図1(a)に示すように、P型の半導体基板11表面に素子分離領域、例えばトレンチ素子分離領域12を、RIE等によるトレンチの形成と、CVD法による絶縁膜、例えばCVDSiO2 を堆積した後にエッチバックする方法でのトレンチへのCVDSiO2 膜の埋め込みとにより形成する。
次に、熱酸化により、半導体基板11表面にゲート酸化膜13を膜厚約6nm程度形成する。その後、減圧CVD法等を用いて、膜厚約200nm程度のポリシリコン膜14を堆積し、更にその後スパッタ装置を用いて高融点金属、例えばCoをスパッタリングさせて、Co膜を膜厚約20nm程度堆積し、続いて熱処理により、Co膜とポリシリコン膜14を反応させて、高融点金属シリサイド膜であるCoSi2 膜15を形成する。その後CVD法により絶縁膜、例えばCVDSiO2 膜16を膜厚約200nm程度堆積する。
【0017】
次に、フォトリソグラフィ技術とRIE法等を用いて、CVDSiO2 膜16/CoSi2 膜15/ポリシリコン膜14/ゲート酸化膜13をパターニングして、MOSトランジスタ部1に、ポリシリコン膜14とCoSi2 膜15とで構成するポリサイドゲート電極2aを持つゲート電極部2を形成する。
その後、半導体基板11表面に、イオン注入、例えばAsイオンを用い、打ち込みエネルギーを約25keV、ドーズ量約2E13/cm2 でのイオン注入をして、LDD層17を形成する。
【0018】
次に、図1(b)に示すように、CVD法により膜厚約200nmの絶縁膜、例えばCVDSiO2 膜を堆積した後、RIE等での異方性エッチングにより、CVDSiO2 膜をエッチバックして、ゲート電極部2の側壁にサイドウォール酸化膜18を形成する。
その後、選択エピタキシャル結晶成長法を用いて、ソース・ドレイン部のLDD層17よりエピタキシャル成長させて、膜厚約150nm程度の選択エピタキシャル層31を形成する。この選択エピタキシャル層31は、エピタキシャル成長時に、LDD層17より横方向にも成長してトレンチ素子分離領域12上方にも張り出した形状となり、選択エピタキシャル層31の膜厚が約150nmの時にはトレンチ素子分離領域12上に張り出した選択エピタキシャル層31の幅は、約100nm程度となる。
【0019】
次に、ポリサイドゲート電極2aのポリシリコン膜およびソース・ドレイン部3の選択エピタキシャル層31に、イオン注入法により、ドーパントとなる不純物イオンをイオン注入する。このイオン注入条件は、例えばAsイオンを用い、打ち込みエネルギー約20keV、ドーズ量約3E15/cm2 とする。その後、イオン注入したイオンの活性化のための熱処理を、RTA(Rapid Thermal Annealing)法を用いて、温度約1000°C、時間約10秒程度で行う。
【0020】
次に、図1(c)に示すように、自己整合型コンタクトホール形成時のサイドウォール酸化膜18形状維持を目的とする、CVD法等によりSiN膜21を膜厚約50nm程度堆積し、更にBPSG膜等による層間絶縁膜22を膜厚約700nm程度堆積する。
その後、CMP法等を用いて、層間絶縁膜22の平坦化処置を行った後、パターニングしたフォトレジストをマスクして、RIE等による層間絶縁膜22/SiN膜21のエッチングを行い、ソース・ドレイン部3等にコンタクトホール23を形成する。なお、この場合のコンタクトホール23は、図1(c)に示すように、ゲート電極部2側のみの、部分的な自己整合型コンタクトホール23である。
【0021】
次に、ソース・ドレイン部3等の電極形成を行う。この電極形成は、まず始めに、ソース・ドレイン層19とのオーミック性確保とソース・ドレイン層19部の低抵抗化のための後述するTiSi2 膜20を形成する。このTiSi2 膜20形成は、まずコリメータ板を用いるスパッタリング法等により、微細なコンタクトホール23底部にほぼ均一なTi膜を膜厚約30nm程度形成する。
その後、RTA法による窒素雰囲気中での熱処理、例えば約600°Cで60秒間程行い、コンタクトホール23底部のTi膜と選択エピタキシャル層31のシリコンを反応させて、選択エピタキシャル層31表面に低温安定相で高抵抗であるC49相のTiSi2 膜を形成する。
次に、コンタクトホール23側壁や層間絶縁膜22表面等の未反応のTi膜を、硫酸と過酸化水素水の混合液等により除去する。その後、高温の熱処理を行って、C49相のTiSi2 膜を相転移させ、高温安定相で低抵抗のC54相のTiSi2 膜20を形成する。
【0022】
次に、反応性スパッタリング法等によるバリア膜とするTiN膜24を膜厚約50nm程度堆積し、更にCVD法によりブランケットW膜25を膜厚約300nm程度堆積した後、RIE等によりエッチバックを行い、コンタクトホール23部にブランケットW膜25とTiN膜24による埋め込みプラグ、所謂タングステンプラグ26を形成する。
上述の様にして、ソース・ドレイン層19等の電極が形成される。
なお、タングステンプラグ26は、選択タングステンCVD法により形成してもよい。
【0023】
その後は、図面は省略するが、TiN膜やAl合金膜を堆積した後、パターニングして配線を形成し、更にパッシベーション膜等を堆積した後パッド部の窓開け等を行って、半導体装置を作製する。
【0024】
上述の高集積化、高速化した半導体装置においては、ソース・ドレイン部のLDD層17より選択エピタキシャル成長させ、トレンチ素子分離領域12上に張り出させた選択エピタキシャル層31を有するために、コンタクトホール23底部と、トレンチ素子分離領域12とLDD層との境界部とが直接接することはなく、従ってTiSi2 膜20形成時に、図3に示すようなTiSi2 膜20の異常部27は発生しない。
なお、パターンの合わせマージンΔL、例えば50nm程度のコンタクトホール23の合わせずれがあっても、トレンチ素子分離領域12上に張り出させた選択エピタキシャル層31が約100nmあるので、選択エピタキシャル層31とトレンチ素子分離領域12の境界部にTi膜が接することはなく、この境界部からのTiSi2 膜20の異常部は形成されない。
【0025】
従って、本実施例の半導体装置のMOSトランジスタ部1においては、図2(c)に示す従来の半導体装置のMOSトランジスタ部1のように、コンタクトホール23とトレンチ素子分離領域12間に、パターンの合わせマージンΔLに相当する余分な間隔を設ける必要がないために、MOSトランジスタ部の長さL2 を(L1 −2ΔL)程度に縮小することができ、半導体装置の高集積化を可能にする。
【0026】
以上、本発明を実施例により説明したが、本発明はこれら実施例に何ら限定されるものではない。
例えば、本発明の実施例では、素子分離領域をトレンチ素子分離領域として説明したが、LOCOS素子分離領域としてもよい。
また、本発明の実施例ではMOSトランジスタ部のゲート電極としてポリシリコン膜とCoSi2 膜によるポリサイドゲート電極を用いて説明したが、ポリシリコン膜とTiSi2 膜、PtSi2 膜、その他の高融点金属シリサイド膜とによるポリサイドゲート電極を用いてもよい。
また、本発明の実施例では、ソース・ドレイン部の選択エピタキシャル層とタングステンプラグとのオーミック性や選択エピタキシャル層の低抵抗化のためにTiSi2 膜を用いて説明したが、CoSi2 膜、PtSi2 膜、その他の高融点金属シリサイド膜を用いてもよい。
その他、本発明の技術的思想の範囲内で、半導体装置の製造工程における製造装置やプロセス条件は適宜変更が可能である。
【0027】
【発明の効果】
以上の説明から明らかなように、本発明のMOSトランジスタを構成素子として含む、高集積化した半導体装置は、ソース・ドレイン部のLDD層より選択エピタキシャル結晶成長を行い、素子分離領域上部に張り出させた選択エピタキシャル層を形成し、この選択エピタキシャル層部にコンタクトホール形成および電極形成を行うことで、ソース・ドレイン部の接合リーク電流増加のない高集積化した半導体装置が作製できる。
また、ソース・ドレイン部のLDD層上部に形成される選択エピタキシャル層が、ソース・ドレイン部の高濃度層となるので、接合の浅いソース・ドレイン層のMOSトランジスタと同等となり、MOSトランジスタのショートチャネル効果による特性悪化の抑制効果もある。
【図面の簡単な説明】
【図1】本発明を適用した実施例の工程を工程順に説明する、半導体装置の概略断面図で、(a)はゲート電極部を形成し、LDD層を形成した状態、(b)は選択エピタキシャル層を形成し、その後選択エピタキシャル層やゲート電極部のポリシリコン膜にイオン注入をし、活性化のための熱処理をした状態、(c)はコンタクトホールにタングステンプラグを形成した状態である。
【図2】従来の半導体装置の製造方法を工程順に説明する、半導体装置の概略断面図で、(a)はゲート電極部を形成し、LDD層を形成した状態、(b)はサイドウォール酸化膜を形成し、イオン注入によりソース・ドレイン層を形成した状態、(c)はコンタクトホールにタングステンプラグを形成した状態である。
【図3】従来の半導体装置におけるコンタクトホール底部がトレンチ素子分離領域周縁部に接する場合の問題を説明するための、半導体装置の概略断面図である。
【符号の説明】
1…MOSトランジスタ部、2…ゲート電極部、2a…ポリサイドゲート電極、3…ソース・ドレイン部、11…半導体基板、12…トレンチ素子分離領域、13…ゲート酸化膜、14…ポリシリコン膜、15…CoSi2 膜、16…CVDSiO2 膜、17…LDD層、18…サイドウォール酸化膜、19…ソース・ドレイン層、20…TiSi2 膜、21…SiN膜、22…層間絶縁膜、23…コンタクトホール、24…TiN膜、25…ブランケットW膜、26…タングステンプラグ、27…異常部、31…選択エピタキシャル層
Claims (4)
- MOSトランジスタを構成素子として含む、高集積化した半導体装置において、
前記MOSトランジスタのソース・ドレイン部のLDD層より、前記LDD層に隣接した素子分離領域上に、所定の幅張り出した選択エピタキシャル層を有し、該選択エピタキシャル層上に形成された層間絶縁膜を介して前記ソース・ドレイン部にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを設けたことを特徴とする半導体装置。 - 前記所定の幅は、パターンの合わせ精度間隔であることを特徴とする、請求項1に記載の半導体装置。
- MOSトランジスタを構成素子として含む、高集積化した半導体装置の製造方法において、
半導体基板に素子分離領域を形成する工程と、
前記MOSトランジスタのゲート電極部を形成する工程と、
前記MOSトランジスタのソース・ドレイン部に、イオン注入法によりLDD層を形成する工程と、
前記ゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、
選択エピタキシャル結晶成長法により、前記ソース・ドレイン部のLDD層より、選択エピタキシャル層を形成する工程と、
イオン注入法により、前記選択エピタキシャル層にイオン注入をして、前記選択エピタキシャル層を低抵抗化する工程と、
層間絶縁膜を堆積する工程と、
前記層間絶縁膜にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを形成し、前記コンタクトホール部に前記選択エピタキシャル層と接続する電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記選択エピタキシャル層は、前記LDD層より選択エピタキシャル結晶成長をさせ、前記LDD層に隣接する前記素子分離領域上に前記選択エピタキシャル層をパターンの合わせ精度間隔の幅で張り出させ、前記素子分離領域上の前記選択エピタキシャル層が所定の幅となるまで選択エピタキシャル結晶成長を行うことを特徴とする、請求項3に記載の半導体装置の製造方法。
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