JPS63193567A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63193567A JPS63193567A JP2661587A JP2661587A JPS63193567A JP S63193567 A JPS63193567 A JP S63193567A JP 2661587 A JP2661587 A JP 2661587A JP 2661587 A JP2661587 A JP 2661587A JP S63193567 A JPS63193567 A JP S63193567A
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- JP
- Japan
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- gate
- type
- film
- thickness
- polycrystalline silicon
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に電界効果トランジスタ
（以降ＦＥＴと称す）を含む半導体装置に関する。
（以降ＦＥＴと称す）を含む半導体装置に関する。
従来、この種のＦＥＴにはソース及びドレインが濃度が
変えた二重拡散層で形成されたものがある。
変えた二重拡散層で形成されたものがある。
第４図は従来の半導体装置の一例の断面図である。
この例は、Ｐ型のシリコン基板１表面上にゲート酸化膜
２′を介して酸化膜７′に覆われたゲート３′とゲート
３′に自己整合的に形成されたＮ−型及びＮ＋型の不純
物領域５′及び６′からなるソース及びドレインとを有
している。
２′を介して酸化膜７′に覆われたゲート３′とゲート
３′に自己整合的に形成されたＮ−型及びＮ＋型の不純
物領域５′及び６′からなるソース及びドレインとを有
している。
上述した従来の半導体装置は、ドレイン近傍の電界強度
を緩和してホットエレクトロンによる特性の劣化を改善
する目的で、Ｎ＋型不純物層６′よりもＮ−型不純物層
５′を内側に形成する必要があるために、ソース及びト
レイン間でパンチスルーを起こしやすく、特にゲート長
が１μｍ程度以下になると短チャンネル効果が生じやす
いという欠点がある。
を緩和してホットエレクトロンによる特性の劣化を改善
する目的で、Ｎ＋型不純物層６′よりもＮ−型不純物層
５′を内側に形成する必要があるために、ソース及びト
レイン間でパンチスルーを起こしやすく、特にゲート長
が１μｍ程度以下になると短チャンネル効果が生じやす
いという欠点がある。
本発明の半導体装置は、−導電型の半導体基板表面に順
次設けた反対導電型の低濃度層及び高濃度層からなる不
純物層と前記高濃度層表面から少くとも前記半導体基板
に至りかつ前記不純物層を第１及び第２領域に仕切る溝
と該溝表面に形成したゲート絶縁膜を介して前記溝を充
填するゲートとを少くとも備えた電界効果トランジスタ
を含んで成る。
次設けた反対導電型の低濃度層及び高濃度層からなる不
純物層と前記高濃度層表面から少くとも前記半導体基板
に至りかつ前記不純物層を第１及び第２領域に仕切る溝
と該溝表面に形成したゲート絶縁膜を介して前記溝を充
填するゲートとを少くとも備えた電界効果トランジスタ
を含んで成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
この実施例は、Ｐ型のシリコン基板１表面にＮ−型及び
Ｎ＋型の不純物層５及び６を設け、不純物層６表面から
シリコン基板１に至り不純物層５及び６をソース並びに
ドレインに分離する溝を設け、溝表面に形成したゲート
酸化膜２を介して溝を充填したゲート、３を設けている
。
Ｎ＋型の不純物層５及び６を設け、不純物層６表面から
シリコン基板１に至り不純物層５及び６をソース並びに
ドレインに分離する溝を設け、溝表面に形成したゲート
酸化膜２を介して溝を充填したゲート、３を設けている
。
第２図（ａ）〜（ｃ）は本発明の半導体装置の製造方法
の第１の実施例を説明するための工程順に示した半導体
チップの断面図である。
の第１の実施例を説明するための工程順に示した半導体
チップの断面図である。
この実施例では、先ず、第２図（ａ）の如く、Ｐ型のシ
リコン基板１の表面の部分に深さ３０００人程度０溝Ａ
を形成した後、全面に膜厚２００人程堆積ゲート酸化膜
２を形成する。
リコン基板１の表面の部分に深さ３０００人程度０溝Ａ
を形成した後、全面に膜厚２００人程堆積ゲート酸化膜
２を形成する。
次に、第２図（ｂ）の如く、膜厚４０００人の多結晶シ
リコン層３ａを被着し、その上に段差平坦化効果のある
膜、例えばホトレジスト膜４を被着する。
リコン層３ａを被着し、その上に段差平坦化効果のある
膜、例えばホトレジスト膜４を被着する。
次に、第２図（ｃ）の如く、ホトレジスト膜４と多結晶
シリコン層３ａのエツチング速度比がほぼ１となる条件
で、溝Ａ部の多結晶シリコン膜３ａのみが残存する様に
全面をエツチングしてゲート３を形成する。
シリコン層３ａのエツチング速度比がほぼ１となる条件
で、溝Ａ部の多結晶シリコン膜３ａのみが残存する様に
全面をエツチングしてゲート３を形成する。
最後に、Ｐ型のシリコン基板１表面及びゲート３表面に
膜厚２００人程堆積酸化膜７を形成した後、ゲート３を
マスクとしてイオン注入法等によりリン又は砒素等のＮ
型の不純物をＰ型のシリコン基板１表面に２度導入し、
更にアニールをする事により、Ｎ−型及びＮ＋型の不純
物層５及び６からなるソース並びにドレインを形成し、
第１図に示す半導体装置が出来る。
膜厚２００人程堆積酸化膜７を形成した後、ゲート３を
マスクとしてイオン注入法等によりリン又は砒素等のＮ
型の不純物をＰ型のシリコン基板１表面に２度導入し、
更にアニールをする事により、Ｎ−型及びＮ＋型の不純
物層５及び６からなるソース並びにドレインを形成し、
第１図に示す半導体装置が出来る。
第２図（ａ）〜（Ｃ）は本発明の半導体装置の製造方法
の第２の実施例を説明するための工程順に示した半導体
チップの断面図である。
の第２の実施例を説明するための工程順に示した半導体
チップの断面図である。
この実施例は、先ず、第２図（ａ）の如く、Ｐ型のシリ
コン基板１の表面にイオン注入法等によりリン又は砒素
等のＮ型不純物を２度導入し、アニールする事によりＮ
−型及びＮ＋型の不純物層５及び６を形成する。
コン基板１の表面にイオン注入法等によりリン又は砒素
等のＮ型不純物を２度導入し、アニールする事によりＮ
−型及びＮ＋型の不純物層５及び６を形成する。
次に、第２図（ｂ）の如く、Ｐ型のシリコン基板１の表
面に深さ３０００人程度０溝Ａを形成後、全面に膜厚２
００人程堆積ゲート酸化膜２を形成する。
面に深さ３０００人程度０溝Ａを形成後、全面に膜厚２
００人程堆積ゲート酸化膜２を形成する。
次に、第２図（ｃ）の如く、膜厚４０００人の多結晶シ
リコン層３ａを被着し、その上に段差平坦化効果のある
膜たとえばホトレジスト膜４を被着する。
リコン層３ａを被着し、その上に段差平坦化効果のある
膜たとえばホトレジスト膜４を被着する。
次に、ホトレジスト膜４と多結晶シリコン層３ａのエツ
チング速度比がほぼ１となる条件で、溝部の多結晶シリ
コン層のみが残存する様に全面をエッチバックし、ゲー
ト３を形成した後、Ｐ型のシリコン基板１表面及びゲー
ト３表面に膜厚２００人程堆積酸化膜８を形成すると、
第１図に示す半導体装置ができる。
チング速度比がほぼ１となる条件で、溝部の多結晶シリ
コン層のみが残存する様に全面をエッチバックし、ゲー
ト３を形成した後、Ｐ型のシリコン基板１表面及びゲー
ト３表面に膜厚２００人程堆積酸化膜８を形成すると、
第１図に示す半導体装置ができる。
以上説明したように本発明は、ゲートを半導体基板に埋
め込みかつソース及びドレインを低及び高濃度の二重拡
散で形成することにより、ホットエレクトロンによる特
性の劣化を改善すると共にソース・トレイン間のパンチ
スルーを防止し、短チャンネル効果を低減したＦＥＴを
含む半導体装置を実現できるという効果がある。
め込みかつソース及びドレインを低及び高濃度の二重拡
散で形成することにより、ホットエレクトロンによる特
性の劣化を改善すると共にソース・トレイン間のパンチ
スルーを防止し、短チャンネル効果を低減したＦＥＴを
含む半導体装置を実現できるという効果がある。
第３図（ａ）〜（ｃ）はそれぞれ本発明の半導体装置の
製造方法の第１及び第２の実施例を説明するための工程
順に示した半導体チップの断面図、第４図は従来の半導
体装置の一例の断面図である。
製造方法の第１及び第２の実施例を説明するための工程
順に示した半導体チップの断面図、第４図は従来の半導
体装置の一例の断面図である。
１・・・シリコン基板、２，２′・・・ゲート酸化膜、
３．３′・・・ゲート、３ａ・・・多結晶シリコン層、
４・・・ホトレジスト膜、５．６・・・不純物層、７，
７′・・・酸化膜、Ａ・・・溝。
３．３′・・・ゲート、３ａ・・・多結晶シリコン層、
４・・・ホトレジスト膜、５．６・・・不純物層、７，
７′・・・酸化膜、Ａ・・・溝。
窮１図
第２．図
Claims (1)
- 一導電型の半導体基板表面に順次設けた反対導電型の低
濃度層及び高濃度層からなる不純物層と前記高濃度層表
面から少くとも前記半導体基板に至りかつ前記不純物層
を第１及び第２領域に仕切る溝と該溝表面に形成したゲ
ート絶縁膜を介して前記溝を充填するゲートとを少くと
も備えた電界効果トランジスタを含むことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2661587A JPS63193567A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2661587A JPS63193567A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63193567A true JPS63193567A (ja) | 1988-08-10 |
Family
ID=12198389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2661587A Pending JPS63193567A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63193567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020009266A (ko) * | 2000-07-25 | 2002-02-01 | 박종섭 | 반도체장치의 트랜지스터 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022372A (ja) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | 絶縁ゲ−ト型トランジスタ |
-
1987
- 1987-02-06 JP JP2661587A patent/JPS63193567A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022372A (ja) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | 絶縁ゲ−ト型トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020009266A (ko) * | 2000-07-25 | 2002-02-01 | 박종섭 | 반도체장치의 트랜지스터 및 그 제조방법 |
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