KR20020002750A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 열산화막을 형성한 후, NO 또는 N2O 열처리(anneal)하여 열산화막 하부에 질소가 소량 함유된 제 1 질소 함유층이 되게하고, 리모트 플라즈마 질화(RPN) 처리하여 열산화막 상부에 질소가 다량 함유된 제 2 질소 함유층이 되게하여 제 1 질소 함유층/열산화막/제 2 질소 함유층으로 된 게이트 절연막을 구현하여 게이트 절연막의 신뢰성을 향상시키고, PMOS 트랜지스터의 p+게이트용 폴리실리콘층을 n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘으로 만듦으로 n+도판트인 포스포러스(P)나 아세닉(As)이 보론(B)의 확산을 억제시켜 보론의 외부 확산으로 인한 게이트 공핍(gate depletion) 현상을 방지하여 트랜지스터의 안정성을 확보할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 절연막의 신뢰성을 향상시키고, PMOS 트랜지스터의 p+게이트에서 도판트로 사용되는 보론(B)의 확산을 억제시켜 게이트 공핍(gate depletion) 현상을 방지하여 트랜지스터의 안정성을 확보할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 트랜지스터에서 게이트 절연막으로는 열 산화 공정에 의한 열산화막을 주로 사용하였고, 게이트 전극으로는 폴리실리콘 또는 텅스텐 폴리사이드를 주로 사용하여 왔다. 그러나, 반도체 소자가 점점 고집적화 됨에 따라 게이트 절연막의 두께가 얇아지면서 종래의 열산화막의 신뢰성 문제가 제기되었고, 반도체 소자의 고집적화로 인하여 게이트 전극의 재료로 전기 전도도가 우수한 텅스텐과 같은 신물질 적용이 불가피해 졌다. 또한, PMOS 트랜지스터의 p+게이트에서 p+게이트의 도판트로 사용되는 보론(B)의 확산은 게이트 공핍(gate depletion) 현상을 유발시켜 트랜지스터의 안정성을 확보에 어려움이 따르며, 특히 p+게이트와 n+게이트를 동시에 구현하는 듀얼 게이트(dual gate)에서는 소자의 고집적화에 따라 p+게이트에서의 보론의 외부 침투(penetration) 예를 들어, 보론의 게이트 절연막으로의 침투로 인한 게이트 절연막의 특성 저하 및 보론의 외부 확산으로 인한 게이트 공핍 현상 문제가 심각하게 발생되고 있다.
이와 같이, 반도체 소자의 고집적화로 인하여 두께가 얇으면서도 우수한 특성을 갖는 게이트 절연막을 형성하기 위해, 게이트 절연막을 형성하기 위한 공정 방법이 다각도로 연구 개발되고 있다. 반도체 소자의 고집적화를 실현시키기 위하여, 게이트 절연막은 핫 캐리어 응력(hot carrier stressing)에 대한 높은 신뢰성, 계면 준위 형성에 대한 저항성(superior resistance to interface state generation), 절연 파괴 내성(higher charge to breakdown), 전하 포획의 감소(less prone to charge trapping), 보론 원자의 게이트 절연막 및 실리콘 기판으로의 침투 억제 효과(blocking to boron penetration) 등의 측면을 고려하여 형성하여야 한다. 게이트 절연막의 연구 개발과 함께 최근에는 반도체 소자의 고집적화에 따른 PMOS 트랜지스터의 안정성을 확보하기 위하여 p+게이트에서 도판트로 사용되는 보론(B)의 확산을 억제시켜 게이트 공핍(gate depletion) 현상을 방지하기 위한 연구 또한 진행되고 있다.
따라서, 본 발명은 게이트 절연막의 신뢰성을 향상시켜 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 PMOS 트랜지스터의 p+게이트에서 도판트로 사용되는 보론(B)의 확산을 억제시켜 게이트 공핍(gate depletion) 현상을 방지하여 트랜지스터의 안정성을 확보할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 p+게이트와 n+게이트를 동시에 구현하는 듀얼 게이트(dual gate) 공정에서 발생될 수 있는 게이트 절연막의 신뢰성 저하 및 PMOS 트랜지스터에서 보론 침투 현상과 게이트 공핍 현상을 방지하여 듀얼 게이트 구조의 트랜지스터의 안정성을 확보할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 소자의 고집적화를 실현시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명.
11: 반도체 기판 12: 소자 분리막
13: 게이트 절연막 13a: 열산화막
13b: 제 1 질소 함유층 13c: 제 2 질소 함유층
14: 게이트 물질층 140: 게이트 전극
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 열산화막을 형성하는 단계; 반도체 기판과 열산화막과의 계면에 제 1 질소 함유층을 형성하는 단계; 열산화막 표면부에 제 2 질소 함유층을 형성하고, 이로 인하여 제 1 질소 함유층/열산화막/제 2 질소 함유층으로 된 게이트 절연막이 형성되는 단계; 및 게이트 절연막 상에 게이트 물질층을 형성한 후, 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
상기에서, 열산화막은 건식 열 산화 방식이나 습식 열 산화 방식을 이용하여 20 내지 50 Å의 두께 범위로 형성하며, 제 1 질소 함유층은 열산화막을 NO 또는N2O 열처리하여 형성되며, 제 2 질소 함유층은 열산화막을 리모트 플라즈마 질화 처리하여 형성된다.
게이트 물질층은 폴리실리콘, n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘, 금속 실리사이드, 금속-폴리사이드, 금속과 같은 물질을 단층 또는 다층 구조로 증착하여 형성한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘을 사용하여 게이트 물질층을 형성하는 단계; 및 게이트 물질층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
상기에서, 게이트 절연막은 제 1 질소 함유층/열산화막/제 2 질소 함유층으로 이루어지며, 제 1 질소 함유층은 열산화막을 NO 또는 N2O 열처리하여 형성되며, 제 2 질소 함유층은 열산화막을 리모트 플라즈마 질화 처리하여 형성된다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도 이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브영역(active region)을 정의한다. 액티브 영역이 정의된 반도체 기판(11) 전체 구조상에 열산화막(13a)을 형성한다.
상기에서, 열산화막(13a)은 건식 열 산화 방식이나 습식 열 산화 방식을 이용하여 20 내지 50 Å의 두께 범위로 형성한다. 열산화막(13a)의 두께는 소자의 집적화에 따라 두껍게 형성할 수도 있고, 얇게 형성할 수도 있다.
도 1b를 참조하면, 액티브 영역의 반도체 기판(11)과 열산화막(13a)과의 계면(interface)에 제 1 질소 함유층(13b)을 형성한다.
상기에서, 제 1 질소 함유층(13b)은 열산화막(13a)을 NO 또는 N2O 열처리(anneal)하여 형성되는데, 이러한 열처리에 의해 질소가 반도체 기판(11)과 열산화막(13a)과의 계면에 소량 축적(pile-up)되며, 축적된 질소로 인하여 계면 거칠기(interface roughness)를 부드럽게(smooth)하는 등 계면 특성을 향상시켜 결국 게이트 절연막의 신뢰성을 향상시키게 된다.
도 1c를 참조하면, 열산화막(13a) 표면부에 제 2 질소 함유층(13c)을 형성하고, 이로 인하여 제 1 질소 함유층/열산화막/제 2 질소 함유층으로 된 게이트 절연막(13)이 구현된다.
상기에서, 제 2 질소 함유층(13c)은 열산화막(13a)을 리모트 플라즈마 질화(remote plasma nitridation; RPN) 처리하여 형성되는데, 이러한 리모트 플라즈마 처리에 의해 질소가 열산화막(13a) 표면부에 다량 축적(pile-up)되며, 축적된 질소로 인하여 이후에 형성될 층들로 부터의 불필요한 이온의 침투를 방지하여 게이트 절연막(13)의 신뢰성 저하를 방지하게 된다.
한편, 제 1 질소 함유층(13b)을 형성하기 위한 NO 또는 N2O 열처리와 제 2 질소 함유층(13c)을 형성하기 위한 리모트 플라즈마 질화 처리는 단계별료 실시할 수도 있고, 연속적으로 실시할 수 있다.
도 1d를 참조하면, 게이트 절연막(13) 상에 게이트 물질층(14)을 형성한다.
상기에서, 게이트 물질층(14)은 폴리실리콘, 금속 실리사이드, 금속-폴리사이드, 금속 등과 같이 일반적으로 반도체 소자의 게이트 형성 공정 사용되는 물질을 단층 또는 다층 구조로 증착하여 형성한다.
PMOS 트랜지스터의 게이트를 형성할 경우, p+게이트의 도판트(dopant)로 보론(B)을 사용하는데, 보론은 쉽게 확산되는 특성이 있어 게이트 절연막(13)으로 침투할 가능성이 높기 때문에 보론의 확산을 억제하기 위하여, n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘(in-situ boron doped silicon)을 게이트 물질층(14)으로 하며, 이 물질층(14)은 저압화학기상증착법(LPCVD)법을 적용하여 형성한다. 이와 같은 게이트 물질층(14)은 n+도판트인 포스포러스(P)나 아세닉(As)이 보론(B)의 확산을 억제시켜 보론의 외부 확산으로 인한 게이트 공핍(gate depletion) 현상을 방지할 수 있다. n+도판트 소오스 가스로는 PH3또는 AsH3를 사용하며, p+도판트 소오스 가스로는 B2H6를 사용한다.
또한, n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘(in-situ boron doped silicon)을 게이트 물질층(14)으로 형성는 원리를 p+게이트와 n+게이트를 동시에 구현하는 듀얼 게이트(dual gate) 공정에 적용할 경우, 듀얼 게이트 구조의 트랜지스터의 안정성을 확보할 수 있다.
도 1e를 참조하면, 게이트 마스크를 사용한 식각 공정으로 게이트 물질층(14) 및 게이트 절연막(13)을 순차적으로 식각하고, 이로 인하여 게이트 전극(140)이 형성된다. 이후, 일반적인 공정을 적용하여 소오스/드레인 접합부(도시 않음) 및 배선(도시 않음)을 형성하여 트랜지스터를 형성한다.
상기한 바와 같이, 본 발명의 실시예는 게이트 절연막(13)을 제 1 질소 함유층(13b), 열산화막(13a) 및 제 2 질호 함유층(13c)이 적층된 구조로 형성하고, PMOS 트랜지스터의 게이트 전극으로 폴리실리콘을 사용할 경우 n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘(in-situ boron doped silicon)을 사용하는 것을 기술 요지로 한다.
상술한 바와 같이, 본 발명은 게이트 절연막을 열산화막으로 형성하되, 반도체 기판과 게이트 절연막과의 계면에 질소를 축적시키므로, 계면 거칠기를 부드럽게하는 등 계면 특성을 향상시켜 게이트 절연막의 신뢰성을 향상시킬 수 있고, 게이트 절연막 표면에도 질소를 축적시키므로, p+게이트 전극의 폴리실리콘층으로 부터 보론이 게이트 절연막으로 침투하는 것을 억제시킬 수 있어 게이트 절연막의 신뢰성을 향상시킬 수 있고, p+게이트 전극 형성시 n+도판트인 포스포러스나 아세닉을 소량 함유하는 인-시튜 보론 도프트 실리콘을 사용하여 형성하므로, 포스포러스나 아세닉이 보론의 확산을 억제시켜 듀얼 게이트 형성시 문제되는 보론의 게이트 절연막으로의 침투 및 보론의 외부 확산으로 인한 게이트 공핍(gate depletion) 현상을 방지할 수 있어, 트랜지스터의 안정성을 확보할 수 있다.
Claims (12)
- 반도체 기판 상에 열산화막을 형성하는 단계;상기 반도체 기판과 상기 열산화막과의 계면에 제 1 질소 함유층을 형성하는 단계;상기 열산화막 표면부에 제 2 질소 함유층을 형성하고, 이로 인하여 제 1 질소 함유층/열산화막/제 2 질소 함유층으로 된 게이트 절연막이 형성되는 단계; 및상기 게이트 절연막 상에 게이트 물질층을 형성한 후, 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스트 제조 방법.
- 제 1 항에 있어서,상기 열산화막은 건식 열 산화 방식이나 습식 열 산화 방식을 이용하여 20 내지 50 Å의 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 질소 함유층은 상기 열산화막을 NO 또는 N2O 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 질소 함유층은 상기 열산화막을 리모트 플라즈마 질화 처리하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 물질층은 폴리실리콘, 금속 실리사이드, 금속-폴리사이드, 금속과 같은 물질을 단층 또는 다층 구조로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 물질층은 n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 n+도판트는 포스포러스나 아세닉인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 n+도판트를 소량 함유한 인-시튜 보론 도프트 실리콘을 사용하여 게이트 물질층을 형성하는 단계; 및상기 게이트 물질층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스트 제조 방법.
- 제 8 항에 있어서,상기 게이트 절연막은 제 1 질소 함유층/열산화막/제 2 질소 함유층으로 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 제 1 질소 함유층은 상기 열산화막을 NO 또는 N2O 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 제 2 질소 함유층은 상기 열산화막을 리모트 플라즈마 질화 처리하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 8 항에 있어서,상기 n+도판트는 포스포러스나 아세닉인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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KR100845001B1 (ko) * | 2005-12-16 | 2008-07-09 | 삼성전자주식회사 | 절연 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 |
KR100940154B1 (ko) * | 2007-11-30 | 2010-02-03 | 주식회사 동부하이텍 | 반도체 소자의 게이트 절연막 제조 방법 |
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2000
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