KR20000004346A - 반도체 소자 및 그 제조방법 - Google Patents
반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20000004346A KR20000004346A KR1019980025778A KR19980025778A KR20000004346A KR 20000004346 A KR20000004346 A KR 20000004346A KR 1019980025778 A KR1019980025778 A KR 1019980025778A KR 19980025778 A KR19980025778 A KR 19980025778A KR 20000004346 A KR20000004346 A KR 20000004346A
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- tungsten silicide
- film
- cap layer
- doped polysilicon
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 239000010410 layer Substances 0.000 claims abstract description 64
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 229920005591 polysilicon Polymers 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 14
- 229910052721 tungsten Inorganic materials 0.000 description 14
- 239000010937 tungsten Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000006227 byproduct Substances 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910008045 Si-Si Inorganic materials 0.000 description 2
- 229910006411 Si—Si Inorganic materials 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 도핑된 폴리실리콘막과, 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막 상부에 캡층을 형성하는 단계와, 상기 캡층과 텅스텐 실리사이드막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하여 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함하는 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 상기 워드 라인의 캡층이 노출되도록 식각하는 단계와, 상기 노출된 워드 라인과 콘택되도록 도핑된 폴리실리콘막과 텅스텐 실리사이드막으로 된 비트 라인을 형성하는 단계, 및 상기 결과물을 열처리 하여, 상기 비트라인의 도핑된 폴리실리콘막내의 불순물을 상기 캡층으로 외방 확산시키는 단계를 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 콘택 저항을 감소시킬 수 있는 워드 라인과 비트라인의 콘택 구조 및 그 제조방법에 관한 것이다.
일반적으로, 메모리 소자에 있어서, 워드 라인은 셀을 선택하는 역할을 하고, 비트 라인은 선택된 셀에 데이터를 전달하는 역할을 한다. 여기서, 메모리 소자의 주변 영역에서는 캐패시터 전극에 신호를 전달하기 위하여 워드 라인과 비트 라인이 콘택이 이루어진다.
이러한 워드 라인과 비트 라인은 신호지연을 방지하기 위하여 고온에서도 전도 특성을 유지할 수 있는 물질이 이용된다. 종래에는 워드라인과 비트 라인으로 전도 특성이 우수한, 도핑된 폴리실리콘막과 텅스텐 실리사이드막의 2중막으로 이루어진 폴리사이드 구조가 이용된다.
즉, 도 1에 도시된 바와 같이, 반도체 기판(1) 상에 워드 라인(3)이 형성된다. 여기서, 반도체 기판(1)은 게이트 산화막(도시되지 않음)을 포함하는 구조체이며, 워드 라인(3)은 도핑된 폴리실리콘막(3a)과 텅스텐 실리사이드막(3b)의 적층 구조로 되어 있다. 그리고나서, 워드 라인(3)이 형성된 반도체 기판(1) 상부에는 층간 절연막(5)이 형성되고, 워드 라인(3) 상부 즉, 워드 라인(3)의 텅스텐 실리사이드막(3b)이 노출되도록, 층간 절연막(5)의 소정 부분이 플라즈마 식각되어, 콘택홀이 형성된다. 이어서, 노출된 워드 라인(3)과 콘택되도록 비트 라인(7)이 형성된다. 비트 라인(7) 역시 전도성을 개선하기 위하여, 도핑된 폴리실리콘막(7a)과 텅스텐 실리사이드막(7b)의 적층 구조로 형성된다. 여기서, 실제적으로는 워드 라인(3)의 텅스텐 실리사이드막(3b)과 비트 라인(7)의 도핑된 폴리실리콘막(7a)이 콘택된다.
그러나, 상기한 종래 기술에 따르면, 워드 라인(3)과 비트 라인(7)은 콘택 부분에서 다음과 같은 문제점을 갖는다.
먼저, 실제적으로 워드 라인(3)과 비트 라인(7)의 콘택 부분은 상기한 바와 같이 워드 라인의 텅스텐 실리사이드막(3b)과 비트 라인(7)의 도핑된 폴리실리콘막(7a)이다. 여기서, 일반적인 텅스텐 실리사이드막과 도핑된 폴리실리콘막은 도 2에 도시된 바와 같이, 서로 다른 일함수(ψpoly, ψwsix)를 갖는다. 이때, 상기 두 일함수(ψpoly, ψwsix)의 차이로 정의되는 장벽 높이(barrier height)가 대략 0.65 eV정도가 되므로, 전자의 이동이 원활하지 못하여, 터널링 커런트(tunneling current)가 감소되고, 콘택 저항도 증가된다.
둘째로, 콘택홀을 형성하기 위하여 층간 절연막(5)의 플라즈마 식각하는 공정시, 플라즈마 가스에 의하여 워드 라인(3)의 텅스텐 실리사이드막(3b)이 일부 유실될 수 있다. 이때, 텅스텐 실리사이드막(3b)은 텅스텐과 실리콘의 두물질로 이루어지며, 텅스텐과 실리콘(w-si)간의 결합력과 실리콘과 실리콘(si-si)간의 결합력이 상이함에 따라, 플라즈마 식각 가스에 다르게 반응한다. 이렇게 한 물질을 이루는 두물질간에 반응성이 달리 나타나는 것을 스퍼터링 일드(sputtering yield)하고 하며, 이로 인하여, 콘택홀 식각 공정시, 텅스텐과 실리콘이 서로 다른 비율로 식각되므로써, 텅스텐 실리사이드막(3b)의 표면이 거칠어지게 된다. 따라서, 비트라인과의 콘택시, 안정된 계면 확보가 어려워, 콘택 저항이 증대된다.
셋째로는, 상술한 플라즈마 식각 공정시, 워드 라인(3)의 표면, 즉, 텅스텐 실리사이드막(3b)에는 텅스텐 실리사이드막(3b)를 구성하는 텅스텐(W)과 플라즈마 가스 예를들어, 산소(O2), 탄화불소(CF4), 탄화수소(CH4)등이 반응되어, WO2, WO3, WC와 같은 식각 부산물이 형성된다.
이때, 상기 부산물들은 표 1에 나타낸 바와 같이, 반응 생성열이 음의 값을 갖음에 따라, 별도의 반응을 실시하여 주지 않아도 워드 라인(3) 표면에 저절로 공정 부산물이 발생하게 된다.
| 화합물 | ΔH(KJ/mole) |
| WC, SiC | +∼-20.5 |
| SiO2 | +∼-17 |
| WNx | -12.6 |
| W2N | -72 |
| WO2 | -533 |
| WO3 | -843 |
이러한 식각 부산물은 이후의 비트 라인(7) 콘택 공정시 콘택 저항을 증대시키는 원인이된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 워드 라인과 비트 라인의 콘택시 콘택 저항을 감소시킬 수 있는 것을 특징으로 한다.
도 1은 종래의 반도체 소자의 워드 라인과 비트 라인의 콘택을 보인 반도체 소자의 단면도.
도 2는 종래의 워드 라인의 텅스텐 실리사이드막과 비트 라인의 도핑된 폴리실리콘막의 에너지 대역도.
도 3은 본 발명에 따른 반도체 소자의 워드 라인과 비트 라인의 콘택을 보인 반도체 소자의 단면도.
도 4는 본 발명에 따른 워드 라인의 텅스텐 실리사이드막, 캡층 및 비트 라인의 도핑된 폴리실리콘막의 에너지 대역도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 13 : 워드 라인
13a : 도핑된 폴리실리콘막 13b : 텅스텐 실리사이드막
13c : 캡층 15 : 층간 절연막
17 : 비트 라인 17a: 도핑된 폴리실리콘막
17b : 비트 라인의 텅스텐 실리사이드막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 워드 라인과 비트 라인의 콘택되는 부분을 포함하는 반도체 소자로서, 상기 워드 라인은 도핑된 폴리실리콘막과, 그 상부에 형성되는 텅스텐 실리사이드막 및 불순물이 도핑된 폴리실리콘으로 된 캡층으로 형성되고, 상기 비트 라인은 도핑된 폴리실리콘막과, 텅스텐 실리사이드막으로 형성되며, 상기 워드 라인과 비트 라인의 실질적인 콘택 부분은 워드 라인의 캡층과 비트 라인의 도핑된 폴리실리콘층인 것을 특징으로 한다.
본 발명의 다른 견지에 따르면, 반도체 기판상에 도핑된 폴리실리콘막과, 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막 상부에 캡층을 형성하는 단계와, 상기 캡층과 텅스텐 실리사이드막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하여 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함하는 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 상기 워드 라인의 캡층이 노출되도록 식각하는 단계와, 상기 노출된 워드 라인과 콘택되도록 도핑된 폴리실리콘막과 텅스텐 실리사이드막으로 된 비트 라인을 형성하는 단계, 및 상기 결과물을 열처리 하여, 상기 비트라인의 도핑된 폴리실리콘막내의 불순물을 상기 캡층으로 외방 확산시키는 단계를 포함한다.
본 발명에 의하면, 메모리 소자의 워드 라인을 도핑된 폴리실리콘막과, 텅스텐 실리사이드막과, 텅스텐이 미량 포함되며, 불순물이 도핑된 폴리실리콘 캡층으로 형성한다. 러면, 워드 라인과 비트 라인과 콘택시, 비트라인을 이루는 도핑된 폴리실리콘막과 워드 라인과의 일함수차를 줄이어, 전자의 이동을 원활히 할 수 있다.
또한, 워드 라인 표면은 대부분이 실리콘 결합을 이루므로, 플라즈마 식각 가스에 대한 반응성을 거의 동일하게 한다. 따라서, 콘택홀 식각시 노출되는 워드 라인 표면이 매끈하게 되어, 콘택 저항을 줄일 수 있다.
또한, 워드 라인 표면에서는 미소량의 텅스텐이 포함되어 있으므로, 콘택홀을 형성하기 위한 식각시 WO, WC와 같은 식각 부산물이 발생되지 않아, 콘택 저항을 줄일 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도이고, 도 4는 워드 라인의 텅스텐 실리사이드와 비트 라인의 도핑된 폴리실리콘간의 에너지 대역도이다.
먼저, 도 3을 참조하여, 반도체 기판(11) 상에 게이트 절연막(도시되지 않음)과, 불순물이 도핑된 폴리실리콘막(13a)을 SiH4가스를 이용하여 500 내지 700℃의 온도에서 화학 기상 증착법으로 형성된다. 여기서, 도펀트 제공 가스로는 PH3가스가 이용되며, 주 가스인 SiH4가스 대 PH3가스의 혼합비는 1.1∼1.5 대 1.5∼1.8 정도이다. 또한, 불순물이 도핑된 폴리실리콘막(13a)은 500 내지 700Å의 두께로 형성된다.
그리고나서, 도핑된 폴리실리콘막(13a) 상부에 텅스텐 실리사이드막(13b)이 형성된다. 이때, 텅스텐 실리사이드막(13b)은 550 내지 600℃의 온도에서 SiH2Cl2가스(또는 SiH4가스)와 WF6가스를 반응시켜서 화학 기상 증착법으로 형성된다. 여기서, 텅스텐 실리사이드막(Wsix:13b)에서 SiH2Cl2가스(SiH4) 대 WF6가스의 혼합비는 8∼10 대 1.5∼2로 하고, 화학론적 당량비 x는 2.3 내지 2.5 정도로 한다. 이때, x가 2.3 내지 2.5일 때, 텅스텐 실리사이드막(13b)과 도핑된 폴리실리콘막(13a)과의 접착 강도가 우수하다. 그리고, 텅스텐 실리사이드막(13b)은 900 내지 1300Å 정도의 두께로 형성됨이 바람직하다.
그리고나서, 텅스텐 실리사이드막(13b) 상부에 이후 비트 라인의 도핑된 실리콘층과의 콘택 저항을 향상시키기 위하여, 캡층(13c)을 형성한다. 이때, 캡층(13c)은 불순물이 도핑되지 않은 폴리실리콘층으로서, 상기 텅스텐 실리사이드막(13b)과 인시튜로 형성된다. 이때, 캡층(13c)은 상기 텅스텐 실리사이드을 형성하였던 SiH2Cl2가스(또는 SiH4가스)와 WF6가스를 이용하여 형성하되, SiH2Cl2가스 (또는 SiH4가스)대 WF6가스의 혼합비를 9∼11 대 0.8∼1.2로 하여 실리콘의 양을 증대시키는 반면, 텅스텐의 양은 미량으로 감소시킨다. 이때, 캡층(13c)의 증착 온도는 350 내지 660℃가 바람직하다. 여기서, 화학론적 당량비 x는 2.6 내지 2.9 정도가 된다. 이때, 캡층(13c)의 두께는 50 내지 300Å 정도로 얇게 형성함이 바람직하다.
이어서, 상기 캡층(13c), 텅스텐 실리사이드층(13b) 및 도핑된 폴리실리콘층(13a)이 소정 부분 패터닝되어, 워드 라인(13)이 형성된다.
그후, 결과물 상부에 층간 절연막(15)이 증착된다음, 이 층간 절연막(15)은 워드 라인(13)의 표면 즉, 워드 라인(13)의 최상부인 캡층(13c)이 노출되도록 식각되어 콘택홀이 형성된다. 이때, 식각으로 노출되는 캡층(13c)은 대부분이 실리콘(Si-Si)간의 결합이므로, 약간의 식각이 이루어지더라도 균일하게 식각이 이루어진다.
그리고나서, 노출된 워드 라인(13)과 콘택되도록 도핑된 폴리실리콘막(17a)과 텅스텐 실리사이드막(17b)을 증착한후, 패터닝하여, 비트 라인(17)을 형성한다. 이때, 비트 라인(17)을 구성하는 도핑된 폴리실리콘막(17a)과 텅스텐 실리사이드막(17b)은 상기 워드 라인(13)을 구성하는 도핑된 폴리실리콘막(17a) 및 텅스텐 실리사이드막(13b)과 동일한 방법으로 형성하거나, 또는 일반적인 다른 방법으로 형성될 수 있다.
그후, 상기 텅스텐 실리사이드막들(13b,17b)을 안정화시키면서 정방 격자화하고, 상기 워드 라인(13) 표면의 캡층(13c)에 전도성을 부여하기 위하여, 결과물은 600 내지 900℃의 온도에서 열처리된다. 그러면, 텅스텐 실리사이드막(13b,17b)들은 안정화되면서 정방 격자화된다. 또한, 불순물의 도핑되지 않은 폴리실리콘으로 된 캡층(13c)에는 비트 라인의 도핑된 폴리실리콘층(17a)으로부터 불순물이 외방 확산(outdiffusion)되어, 캡층(13c)이 전도성을 띠게 된다.
이와같이 워드 라인(13)의 표면에 비트 라인(17)의 도핑된 폴리실리콘층(17a)의 일함수와 워드 라인(13)의 텅스텐 실리사이드막(13b)의 일함수 범위의 사이에 존재하는 약간의 텅스텐 성분이 포함된 폴리실리콘 캡층(13c)을 형성하므로써, 도 4에 도시된 바와 같이, 비트 라인(17)의 도핑된 폴리실리콘막(17a)과 워드 라인(13)의 텅스텐 실리사이드막(13b)간의 일함수 차가 감소시킨다. 이에따라, 전자의 이동이 원활해지므로, 터널 커런트가 증대된다. 따라서, 콘택 저항을 감소시키는 효과가 있다.
또한, 워드 라인(13)의 캡층(13c)은 텅스텐이 미량 포함된다 하더라도, 대부분이 실리콘간의 결합(Si-Si)이므로, 콘택 식각시에도 스퍼터링 일드의 차이가 거의 발생되지 않는다. 따라서, 콘택홀 식각시, 캡층(13c)이 일부 식각되더라도 균일하게 식각된다.
아울러, 캡층(13c)에는 텅스텐이 실리콘량에 비하여 미량 포함되어 있으므로, 텅스텐들이 플라즈마 가스와 쉽게 반응하지 않는다. 따라서, 텅스텐이 플라즈마 가스에 의하여 반응 생성열(ΔH)가 매우 높더라도, 반응에 참가하는 양이 상당히 미소하므로, WO, WC와 같은 공정 부산물이 발생되지 않는다.
또한, 캡층(13c)은 비트 라인(17)의 도핑된 폴리실리콘층(17a)으로부터 불순물이 확산되어지므로, 전도성이 개선되어, 콘택 저항을 한층 더 낮춘다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 메모리 소자의 워드 라인을 도핑된 폴리실리콘막과, 텅스텐 실리사이드막과, 텅스텐이 미량 포함되며, 불순물이 도핑된 폴리실리콘 캡층으로 형성한다. 러면, 워드 라인과 비트 라인과 콘택시, 비트라인을 이루는 도핑된 폴리실리콘막과 워드 라인과의 일함수차를 줄이어, 전자의 이동을 원활히 할 수 있다.
또한, 워드 라인 표면은 대부분이 실리콘 결합을 이루므로, 플라즈마 식각 가스에 대한 반응성을 거의 동일하게 한다. 따라서, 콘택홀 식각시 노출되는 워드 라인 표면이 매끈하게 되어, 콘택 저항을 줄일 수 있다.
또한, 워드 라인 표면에서는 미소량의 텅스텐이 포함되어 있으므로, 콘택홀을 형성하기 위한 식각시 WO, WC와 같은 식각 부산물이 발생되지 않아, 콘택 저항을 줄일 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (11)
- 워드 라인과 비트 라인의 콘택되는 부분을 포함하는 반도체 소자로서,상기 워드 라인은 도핑된 폴리실리콘막과, 그 상부에 형성되는 텅스텐 실리사이드막 및 불순물이 도핑된 폴리실리콘으로 된 캡층으로 형성되고,상기 비트 라인은 도핑된 폴리실리콘막과, 텅스텐 실리사이드막으로 형성되며,상기 워드 라인과 비트 라인의 실질적인 콘택 부분은 워드 라인의 캡층과 비트 라인의 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 워드 라인의 텅스텐 실리사이드막은 SiH2Cl2(또는 SiH4)과 WF6성분을 포함하며, 이것간의 성분비는 8 내지 10 대 1.5 내지 2인 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 워드 라인의 캡층은 SiH2Cl2(또는 SiH4)과 WF6성분을 포함하며, 이것간의 성분비는 9 내지 11 대 0.8 내지 1.2인 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 워드 라인의 텅스텐 실리사이드막은 WSix, x=2.3 내지 2.5 인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 워드 라인의 캡층의 두께는 50 내지 300Å 인 것을 특징으로 하는 반도체 소자.
- 반도체 기판상에 도핑된 폴리실리콘막과, 텅스텐 실리사이드막을 형성하는 단계;상기 텅스텐 실리사이드막 상부에 캡층을 형성하는 단계;상기 캡층과 텅스텐 실리사이드막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하여 워드 라인을 형성하는 단계;상기 워드 라인을 포함하는 반도체 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 상기 워드 라인의 캡층이 노출되도록 식각하는 단계; 및상기 노출된 워드 라인과 콘택되도록 도핑된 폴리실리콘막과 텅스텐 실리사이드막으로 된 비트 라인을 형성하는 단계; 및상기 결과물을 열처리 하여, 상기 비트라인의 도핑된 폴리실리콘막내의 불순물을 상기 캡층으로 외방 확산시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 캡층은 상기 텅스텐 실리사이드막을 형성한 후 인 시튜로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항 또는 제 7 항에 있어서, 상기 캡층은 SiH2Cl2가스(또는 SiH4가스)와 WF6가스를 350 내지 660℃의 온도에서 반응시키어, 폴리실리콘층을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 SiH2Cl2가스(또는 SiH4가스) 대 WF6가스의 반응비는 9 내지 11 대 0.8 내지 1.2 정도인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 캡층의 두께는 50 내지 300Å 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 어닐링 단계는 600 내지 900℃의 온도에서 열처리 하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025778A KR100290781B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체 소자 및 그 제조방법 |
| TW088109235A TW432616B (en) | 1998-06-30 | 1999-06-04 | Semiconductoor device and method of manufacturing the same |
| JP11157793A JP2000022095A (ja) | 1998-06-30 | 1999-06-04 | 半導体素子及びその製造方法 |
| US09/328,694 US6458693B1 (en) | 1998-06-03 | 1999-06-09 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025778A KR100290781B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000004346A true KR20000004346A (ko) | 2000-01-25 |
| KR100290781B1 KR100290781B1 (ko) | 2001-06-01 |
Family
ID=19542166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025778A KR100290781B1 (ko) | 1998-06-03 | 1998-06-30 | 반도체 소자 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6458693B1 (ko) |
| JP (1) | JP2000022095A (ko) |
| KR (1) | KR100290781B1 (ko) |
| TW (1) | TW432616B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4567167B2 (ja) * | 2000-09-18 | 2010-10-20 | 東京エレクトロン株式会社 | 半導体装置およびその製造方法 |
| KR100799119B1 (ko) * | 2005-08-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체메모리소자 제조 방법 |
| US7942969B2 (en) | 2007-05-30 | 2011-05-17 | Applied Materials, Inc. | Substrate cleaning chamber and components |
| ITTO20110995A1 (it) | 2011-10-31 | 2013-05-01 | St Microelectronics Srl | Dispositivo micro-elettro-meccanico dotato di regioni conduttive sepolte e relativo procedimento di fabbricazione |
| US8772159B2 (en) * | 2012-02-01 | 2014-07-08 | United Microelectronics Corp. | Method of fabricating electrical contact |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3304588A1 (de) | 1983-02-10 | 1984-08-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene |
| JPH01191447A (ja) * | 1988-01-26 | 1989-08-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01233738A (ja) * | 1988-03-15 | 1989-09-19 | Sony Corp | 半導体装置 |
| US4992388A (en) | 1989-12-10 | 1991-02-12 | Motorola, Inc. | Short channel IGFET process |
| JP2874234B2 (ja) * | 1989-12-29 | 1999-03-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH03110838U (ko) * | 1990-02-27 | 1991-11-13 | ||
| JPH04236451A (ja) * | 1991-01-18 | 1992-08-25 | Sharp Corp | コンタクト配線の作製方法 |
| JPH05129300A (ja) * | 1991-06-28 | 1993-05-25 | Hitachi Ltd | 金属又は金属シリサイドの薄膜形成方法及び半導体装置の製造方法 |
| JP2727818B2 (ja) | 1991-09-17 | 1998-03-18 | 日本電気株式会社 | 半導体装置 |
| JPH05267300A (ja) * | 1992-03-19 | 1993-10-15 | Sony Corp | 半導体装置 |
| JP2889430B2 (ja) * | 1992-05-14 | 1999-05-10 | シャープ株式会社 | コンタクト部形成方法 |
| US5364810A (en) | 1992-07-28 | 1994-11-15 | Motorola, Inc. | Methods of forming a vertical field-effect transistor and a semiconductor memory cell |
| JPH06151427A (ja) * | 1992-10-30 | 1994-05-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| TW278240B (ko) * | 1994-08-31 | 1996-06-11 | Nippon Steel Corp | |
| EP0746027A3 (en) * | 1995-05-03 | 1998-04-01 | Applied Materials, Inc. | Polysilicon/tungsten silicide multilayer composite formed on an integrated circuit structure, and improved method of making same |
| US5543350A (en) | 1995-09-29 | 1996-08-06 | Chartered Semiconductor Manufacturing Pte Ltd | SRAM resistor tab doping by plug implant from buried contact |
| KR100211536B1 (ko) * | 1995-11-03 | 1999-08-02 | 김영환 | 반도체소자의 도전배선 콘택 제조방법 |
| US5635765A (en) * | 1996-02-26 | 1997-06-03 | Cypress Semiconductor Corporation | Multi-layer gate structure |
| TW316326B (en) * | 1996-09-21 | 1997-09-21 | United Microelectronics Corp | Manufacturing method of word line |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
| US5899735A (en) * | 1997-09-19 | 1999-05-04 | Vanguard International Semiconductor Corporation | Method for making low-resistance contacts between polysilicon and metal silicide on semiconductor integrated circuits |
| US6284633B1 (en) * | 1997-11-24 | 2001-09-04 | Motorola Inc. | Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode |
| TW379371B (en) * | 1997-12-09 | 2000-01-11 | Chen Chung Jou | A manufacturing method of tungsten silicide-polysilicon gate structures |
| US6100192A (en) * | 1997-12-18 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming high integrity tungsten silicide thin films |
-
1998
- 1998-06-30 KR KR1019980025778A patent/KR100290781B1/ko not_active IP Right Cessation
-
1999
- 1999-06-04 TW TW088109235A patent/TW432616B/zh not_active IP Right Cessation
- 1999-06-04 JP JP11157793A patent/JP2000022095A/ja active Pending
- 1999-06-09 US US09/328,694 patent/US6458693B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW432616B (en) | 2001-05-01 |
| KR100290781B1 (ko) | 2001-06-01 |
| JP2000022095A (ja) | 2000-01-21 |
| US6458693B1 (en) | 2002-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6613654B1 (en) | Fabrication of semiconductor devices with transition metal boride films as diffusion barriers | |
| US8440560B2 (en) | Method for fabricating tungsten line and method for fabricating gate of semiconductor device using the same | |
| US6475883B2 (en) | Method for forming a barrier layer | |
| KR19990030078A (ko) | 게이트 구조 및 이 게이트 구조에서 도펀트 외부확산을 최소화하는 방법 | |
| KR100456314B1 (ko) | 반도체 소자의 게이트전극 형성 방법 | |
| KR100290781B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100290782B1 (ko) | 반도체 소자의 제조방법 | |
| KR100275733B1 (ko) | 2중층스페이서를갖는모스트랜지스터형성방법 | |
| KR100290467B1 (ko) | 반도체소자의확산방지막형성방법 | |
| US20090200672A1 (en) | Method for manufacturing semiconductor device | |
| KR100311208B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20020016312A (ko) | 텅스텐 게이트 형성방법 | |
| KR100415094B1 (ko) | 반도체소자의제조방법 | |
| KR100367397B1 (ko) | 반도체장치의콘택형성방법 | |
| KR100332122B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100811258B1 (ko) | 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법 | |
| KR100419879B1 (ko) | 반도체 소자의 제조방법 | |
| KR100315037B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR20020002750A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100390828B1 (ko) | 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법 | |
| KR19990034762A (ko) | 반도체 장치의 제조공정에 있어서 장벽층 형성방법 | |
| KR20010003423A (ko) | 반도체 소자의 텅스텐 비트라인 형성 방법 | |
| KR100322839B1 (ko) | 반도체소자의커패시터형성방법 | |
| KR100277854B1 (ko) | 콘택배선형성방법 | |
| KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |