JP4567167B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にＭＩＭ（Metal-Insulator-Metal ）型のキャパシタ構造を備えた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、一つのメモリセルが１トランジスタ・１キャパシタで構成され、このメモリセルの大きさを小さくすることによって高集積化を図ることが要求されている。このような要求のなか、キャパシタを構成する誘電体膜に酸化タンタル（Ｔａ2Ｏ5）等の高誘電率を有する材料を用いることで微細キャパシタを製造可能とし、チップ当たりの集積度を上げる技術が提案されている。
【０００３】
誘電体膜に酸化タンタル等の高誘電率を有する材料を用いる場合、酸化タンタルを成膜した後に熱処理やプラズマ処理等の後処理を施すことで、所期の誘電率を得ることが行われている。その際、酸化物である誘電材料から酸素が脱離することを防ぐために、酸素が存在する雰囲気での後処理が一般的に行われているが、ストレージ電極にタングステンや窒化チタンを用いるとこれらの電極が酸化してしまうため、白金またはルテニウム等の酸化されにくいまたは酸化されても導電性を示す金属材料が用いられている。
【０００４】
図９（ａ）、（ｂ）は、従来のＤＲＡＭにおけるメモリセルを示す断面図である。同図（ａ）に示すように、シリコン基板１０１上のフィールド酸化膜１０２で区画された領域に、ゲート絶縁膜１０３を介してゲート電極１０４が形成されている。また、ゲート電極１０４両脇のシリコン基板１０１には、ゲート電極１０４をマスクとしたイオン注入等により不純物領域を形成することで、ソース・ドレイン領域１０５が配置されている。ゲート電極１０４上にはシリコン基板１０１の主表面全域にわたって層間絶縁膜１０６が形成され、この層間絶縁膜１０６の所定の位置にソース・ドレイン領域１０５の一方に接続するためのコンタクトプラグ１０７が形成されている。
【０００５】
コンタクトプラグ１０７にはビット線１０８が接続されている。ビット線１０８を含む層間絶縁膜１０６上には、層間絶縁膜１０９が形成され、ソース・ドレイン領域１０５の他方に接続するためのコンタクトプラグ１１０が層間絶縁膜１０９および１０６を貫通して形成されている。コンタクトプラグ１１０上には、コンケーブ（concave ）状のルテニウムからなるストレージ電極１１３が形成され、ストレージ電極１１３の表面には容量絶縁膜１１４が形成され、その上にはプレート電極１１５が形成されている。
【０００６】
このようにゲート電極１０４およびソース・ドレイン領域１０５からなるトランジスタと、このトランジスタに接続するストレージ電極１１３、容量絶縁膜１１４およびプレート電極１１５からなるキャパシタ構造とにより、ＤＲＡＭにおけるメモリセルの基本が構成されている。なお、実際のＤＲＡＭにおいては、プレート電極１１５を含む層間絶縁膜１１１上にも絶縁体からなる層間絶縁膜が形成され、その上に上述したビット線１０８およびプレート電極１１５に接続するための配線層等が形成されている。また、図９（ｂ）に示す構造は、（ａ）における層間絶縁膜１１１を除去し、王冠状のキャパシタ構造（ストレージ電極１１７、容量絶縁膜１１８、プレート電極１１９）を作製したものである。
【０００７】
【発明が解決しようとする課題】
ところで、このような従来の半導体装置においては、シリコン基板との接続のためのコンタクトプラグに、耐熱性を有するポリシリコンやタングステン等の高融点金属が用いられている。
【０００８】
しかしながら、上記従来構成では所期の誘電率を得ることを目的として、容量絶縁膜を形成した後に酸素雰囲気での高温処理を行うのが通常であり、このような酸素雰囲気での高温処理においては、ルテニウムからなるストレージ電極が酸素を透過し易いことから、透過した酸素によってコンタクトプラグが酸化し、ストレージ電極とコンタクトプラグとの界面に容量を発生させたり、抵抗増大を招いたりするなどの問題が生じることがあった。
【０００９】
本発明は、このような問題点を解消するためになされたものであり、金属酸化物からなる容量絶縁膜を備えたキャパシタのストレージ電極に、低抵抗でコンタクトプラグを接続できるようにした半導体装置を提供することを目的とする。また、本発明は、金属酸化物からなる容量絶縁膜を備えたキャパシタのストレージ電極に、低抵抗でコンタクトプラグを接続できるようにした半導体装置の製造方法を提供することをその他の目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明に係る半導体装置は、半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を通して形成された導電性を有する材料からなるコンタクトプラグと、前記コンタクトプラグの上面に形成されたバリア膜と、このバリア膜を介して前記コンタクトプラグに接続され、前記層間絶縁膜上に形成された金属材料からなる第１の電極と、この第１の電極上に形成された絶縁性を有する金属酸化物からなる容量絶縁膜と、この容量絶縁膜により絶縁分離されて前記第１の電極の表面に形成された第２の電極とを備える。
【００１１】
また、本発明は以下に示す構成を含むものである。すなわち、前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、前記第１の薄膜は、タングステン・シリコン・ナイトライド（ＷＳｉxＮy）からなり、前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなる。また、前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、前記第１の薄膜は、タングステン・ナイトライド（ＷＮx ）からなり、前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなる。また、前記第２の薄膜は、前記第１の電極との界面が窒化されている。
【００１２】
また、前記第１の電極は、白金族元素からなる。前記コンタクトプラグは、ポリシリコンからなる。また、前記コンタクトプラグは、タングステン（Ｗ）からなる。また、前記コンタクトプラグは、ポリシリコンの層とこの上に接続して形成されたタングステンの層とで構成されている。また、前記半導体基板に形成されかつ前記コンタクトプラグと接続されたトランジスタをさらに有する。
【００１３】
このように構成することにより本発明は、ストレージ電極（第１の電極）を透過した酸素がコンタクトプラグへ侵入することを、新たに設けたバリア膜によって阻止することができる。そのためコンタクトプラグの酸化を防止することができ、低抵抗な状態でストレージ電極とコンタクトプラグとを接続することができる。
【００１４】
また、本発明に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、導電性を有する材料からなるコンタクトプラグを前記層間絶縁膜を貫通して形成する工程と、前記層間絶縁膜から露出している前記コンタクトプラグを覆うようにタングステン・シリサイドからなるバリア膜を形成する工程と、前記層間絶縁膜上に金属材料からなる第１の電極を前記バリア膜を介して前記コンタクトプラグに接続して形成する工程と、前記第１の電極上に絶縁性を有する金属酸化物からなる容量絶縁膜を形成する工程と、前記容量絶縁膜により絶縁分離された状態で前記第１の電極表面上に第２の電極を形成する工程とを備え、前記バリア膜の形成は、タングステンのソースガスとシリコンのソースガスとを用いた化学気相成長法により、タングステン・シリサイド（ＷＳｉx ）の膜を成膜することで行う。
【００１５】
加えて、前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、前記第１の薄膜は、タングステン・ナイトライド（ＷＮ x ）からなり、前記第２の薄膜は、タングステン・シリサイド（ＷＳｉ x ）からなる。また、前記タングステン・ナイトライドとして、Ｗ 2 Ｎ の結晶を用いる。
また、本発明はその他の態様として以下に示す構成を含むものである。すなわち、前記第１の電極と接する側の前記バリア膜に窒化処理を施す。また、前記窒化処理は、アンモニア（ＮＨ3 ）雰囲気下でのアニール処理である。また、前記窒化処理は、アンモニア（ＮＨ3 ）または窒素（Ｎ2 ）雰囲気下でのプラズマ処理である。また、前記タングステン・シリサイドにおけるシリコンの組成を５０ａｔｍ％（原子百分率）よりも大きくする。また、前記タングステン・シリサイドの形成を、基板温度を４００℃以上かつ６５０℃以下とし、六フッ化タングステンとシランとの分圧比（ＷＦ6／ＳｉＨ4）を０．０２以上かつ０．３以下とし、シラン（ＳｉＨ4 ）の分圧を０．２Ｔｏｒｒ以上かつ１Ｔｏｒｒ以下として行う。
このように構成することにより本発明は、ストレージ電極とコンタクトプラグとを低抵抗で接続可能とした半導体装置を製造することができる。
【００１６】
【発明の実施の形態】
次に、本発明の一つ実施の形態について図を用いて説明する。
図１（ａ）、（ｂ）は、本発明の一つの実施の形態を示す断面図である。同図（ａ）に示すように、半導体基板（ここではシリコン基板１）の主表面にソース・ドレイン領域５とゲート酸化膜３とゲート電極４とからなるトランジスタが形成され、このトランジスタはフィールド酸化膜２により隣接した他のトランジスタ（図示せず）から素子分離されている。また、シリコン基板１の主表面は層間絶縁膜６で被覆され、この層間絶縁膜６に開口されたコンタクトホール内にはポリシリコンからなるコンタクトプラグ７が形成されている。コンタクトプラグ７はソース・ドレイン領域５の一方、および層間絶縁膜６上の配線８と電気的に接続されている。
【００１７】
層間絶縁膜６の上にはさらに層間絶縁膜９が積層され、層間絶縁膜６，９に開口されたコンタクトホール内にはポリシリコンからなるコンタクトプラグ１０が形成されている。コンタクトプラグ１０はソース・ドレイン領域５の他方、および層間絶縁膜９上のバリア膜１２を介したストレージ電極１３と電気的に接続されている。ストレージ電極１３はコンケーブ（concave）状の電極であり、ルテニウム（Ｒｕ）、白金（Ｐｔ）またはイリジウム（Ｉｒ）等の白金属元素によって形成され、その表面はＴａ2Ｏ5等からなる容量絶縁膜１４で被覆されている。
容量絶縁膜１４の上にはプレート電極１５が形成されている。これらによってＭＩＭ型のキャパシタが構成されている。また、図１（ｂ）に示す構造は、（ａ）における層間絶縁膜１１を除去し、王冠状のキャパシタ構造（ストレージ電極１７、容量絶縁膜１８、プレート電極１９）およびバリア膜１６を作製したものである。
【００１８】
なお、上述の白金属元素とは、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）の計６元素を指し、本発明においてはこれらの何れを用いてもよいが、特にルテニウム、白金およびイリジウムが好適である。また、容量絶縁膜１４の構成材料としては、上述のＴａ2Ｏ5の金属酸化物の他に、ＢＳＴ（（ＢａxＳｒ1-x）ＴｉＯ3 ）やＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3 ）等の酸素を含む強誘電体膜を用いることができる。さらに、ストレージ電極１３の形状は王冠状に限られず、平面状や台座状の電極構造を用いてもよい。
【００１９】
ここで、本発明の特徴とするところのバリア膜の詳細について図を参照しながら説明する。
図２（ａ）〜（ｆ）は、バリア膜の詳細を示す断面図であり、それぞれバリア膜の例を示したものである。何れのバリア膜を用いてもストレージ電極を透過した酸素が下部構造に侵入することを阻止することができ、本発明の目的を達成することができる。同図（ａ）〜（ｃ）は酸素の透過を阻止するバリア膜のみを備えた構成であり、同図（ｄ）〜（ｆ）はそれぞれ（ａ）〜（ｃ）におけるＷＳｉx 層の表面を窒化したものである。窒化層はストレージ電極を形成する金属材料とＷＳｉx 層とのシリサイド反応を阻止することができる点で有効である。以下、各図について詳説する。
【００２０】
図２（ａ）は、バリア膜１２，１６を、ストレージ電極１３、１７側のタングステン・シリサイド層（ＷＳｉx 層）とコンタクトプラグ１０側の（タングステン・ナイトライド層）ＷＮx 層とで構成したものである。このような２層構造を採用することにより、ストレージ電極１３を透過した酸素はＷＳｉx 層と反応して薄い酸化膜（ＳｉＯ2 ）を形成して消費されるため、下部構造まで侵入することが阻止される。また、ＷＳｉx 層の下にさらにＷＮx 層を設けることによってコンタクトプラグとＷＳｉx 層が反応することを阻止することができる。なお、上記および下記の組成比ｘ、ｙは分子毎に独立しており、したがって同一記号であってもその値は各分子で任意に設定される。
【００２１】
図２（ｂ）は、バリア膜１２，１６を、ストレージ電極１３、１７側のＷＳｉx 層とコンタクトプラグ１０側のタングステン・シリコン・ナイトライド層（ ＷＳｉxＮy層）とで構成したものである。この２層構造の働きは（ａ）の場合と同様であり、同様の効果を得ることができる。
図２（ｃ）は、バリア膜１２，１６をＷＳｉx 層のみで構成したものである。
ＷＳｉx 層のみであってもその膜厚を調整するなどすることにより、バリア膜として機能させることができる。
【００２２】
一方、図２（ｄ）〜（ｆ）は、それぞれ（ａ）〜（ｃ）におけるＷＳｉx 層の表面を窒化処理したものであり、この処理で得られた窒化層によって熱処理時におけるストレージ電極１３、１７とＷＳｉx 層とが反応し、これらの界面にシリサイドが生じることを防ぐことができる。なお、上記（ａ）〜（ｆ）におけるＷＳｉx 層はストレージ電極を透過した酸素をその表面に極薄いＳｉＯ2 層を形成することにより消費する。その際にＷＳｉx 層にＷが多いとＳｉＯ2 を生成する前に、Ｗ酸化物を生成して体積が膨張し、剥がれ等の問題を引き起こす恐れがあるため、好ましくはＷよりもＳｉが過剰である状態を作るとよい。例えばＷＳｉ2 が安定でよく、結晶相としてＷがなるべく少ない方がよい。
【００２３】
ここで、バリア膜の詳細な製造工程について説明する。
〔Ａ．ＷＳｉx （ｉｎ−ｓｉｔｕによる窒化処理）＋ＷＮx 〕
ポリシリコンからなるコンタクトプラグを形成したウエハを処理チャンバ内に挿入し、ウエハ温度を５００℃まで昇温してから、以下の順序でガスフローを行う。
（１）密着性のよいＷＮx を堆積させるため、六フッ化タングステン（ＷＦ6 ）の分圧＝０．０６８［Ｐａ］，六フッ化タングステンとアンモニアの分圧比（以下、ＷＦ6／ＮＨ3 と記す）＝０．００２とする。
（２）段差被覆性のよいＷＮx を堆積させるため、ＷＦ6 の分圧＝２．５［Ｐａ］，ＷＦ6／ＮＨ3 ＝０．２５とする。
（３）ＷＳｉx を堆積させるため、ＷＦ6 の分圧＝０．１６［Ｐａ］，六フッ化タングステンとシランの分圧比（以下、ＷＦ6／ＳｉＨ4 と記す）＝０．０５とする。
【００２４】
その後、引き続き同一処理チャンバ内でＮＨ3 のポストフローによる窒化処理を行う。
（４）堆積したＷＳｉx の表面を窒化するため、ＮＨ3 の分圧＝１７３［Ｐａ］とする。
その後、以上のようにして形成されたバリア膜の上にストレージ電極（Ｒｕ）、容量絶縁膜（Ｔａ2Ｏ5）、プレート電極（Ｒｕ）の材料を成膜および加工することにより、ＭＩＭ型キャパシタ構造ができあがる。なお、容量絶縁膜形成後には容量絶縁膜改質のため、酸化雰囲気中（Ｏ2分圧０．１ＭＰａ）での熱処理を行う。
【００２５】
以上のようにして作製されたキャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．７ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖの良好な特性が得られた。また、熱処理後のストレージ電極のＲｕとの界面を含むバリア膜のＥＳＣＡ（Electron Spectroscopy for Chemical Analysis;電子分光分析）分析を行ったところ、ＷＳｉx 層の表面にＮ濃度の高い層が形成されており、この層がバリア膜とストレージ電極のＲｕとのシリサイド反応を抑制していること、酸素原子がこの窒化層を含むＷＳｉx 層の表面に高濃度でとどまってバリア膜の深さ方向には拡散していないことがわかった。すなわち、バリア膜上層のＷＳｉx 層の表面に極薄いＳｉＯ2 層を形成することで酸素原子が消費され、酸素原子がそれ以上バリア膜内部に拡散することを抑制している。また、バリア膜の下のＷＮx 層がコンタクトプラグとバリア膜との間におけるＳｉの拡散を抑制しており、プラグ部分の抵抗上昇を防いでいることがわかった。
【００２６】
なお、コンタクトプラグの材料にはＷを用いてもよいが、ポリシリコンを用いた場合は最初のＷＮx の成膜前にＷＦ6 を分圧０．５〜１［Ｐａ］でフローさせることにより、コンタクトプラグとバリア膜の密着性が高まるため、高い密着性を必要とする場合に好適である。また、工程（４）の窒化処理を行わなかった場合、バリア膜表面においてＳｉとＲｕが反応してシリサイドが形成され、部分的に膨張してふくれが生じることがあるため、上記窒化処理は可能な限り行った方が好ましいといえる。また、工程（１）、（２）における成膜条件を適宜調整することにより、バリア膜中のＷＮx 部分が結晶性Ｗ2Ｎ となる。このような結晶構造は、アモルファス状態のものよりも耐熱性や剥がれに対する耐性が向上するためより好ましいといえる。さらに、工程（３）における成膜条件を適宜調整することにより、バリア膜中のＷＳｉx の組成がＳｉ＞５０ａｔｍ％（原子百分率）となる。この構造は、熱処理の際にＷＯxが生成される前にＳｉＯ2 が生成されるため剥がれや抵抗増大を防ぐことができ、より好ましいといえる。
【００２７】
〔Ｂ．ＷＳｉx （ｉｎ−ｓｉｔｕによる窒化処理）＋ＷＳｉxＮy〕
Ｗからなるコンタクトプラグまで作製したウエハを処理チャンバ内に挿入し、ウエハ温度が４５０℃となるように昇温した後、以下の順序でガスフローを行う。
（１）ＷＳｉxＮyを堆積させるため、各分圧を５３ＰａとしてＷＦ6 ，ＮＨ3 ，ＳｉＨ4 のフローを交互に３０回行う。各フローの間には真空引きを行う。
（２）ＷＳｉx を堆積させるため、ＷＦ6 の分圧＝０．１６［Ｐａ］、ＷＦ6 ／ＳｉＨ4 ＝０．０５とする。
その後、同一処理チャンバ内でＮＨ3 のポストフローにより窒化処理を行う。
（３）窒化処理を行うため、ＮＨ3 の分圧＝１７３［Ｐａ］とする。
【００２８】
その後、以上のようにして作製されたバリア膜の上にストレージ電極（Ｒｕ）、容量絶縁膜（Ｔａ2Ｏ5）、プレート電極（Ｒｕ）の材料を成膜および加工することにより、ＭＩＭ型キャパシタ構造ができあがる。なお、容量絶縁膜の形成後に、容量絶縁膜改質のために酸化雰囲気中で熱処理（Ｏ2 分圧０．１ＭＰａ）を実施する。
【００２９】
以上のようにして作製されたキャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．８ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖの良好な特性が得られた。本実施例によるバリア膜は、段差被覆性に優れ、薄膜化しても連続性および平坦性を維持することができた。したがって、キャパシタ構造の微細化により、高アスペクト比のシリンダ構造を作製する場合に特に有効である。
【００３０】
〔Ｃ．ＷＳｉx（ｅｘ−ｓｉｔｕによる窒化処理）＋ＷＮx〕
コンタクトプラグの形成までの工程およびバリア膜成膜の工程（１）〜（３）をＡ．と同様に行う。その後、ウエハを処理チャンバから取り出し、別のチャンバに挿入してからウエハ温度が６５０℃となるように昇温し、以下の窒化処理を行う。
（４）窒化処理を、常圧によるＮＨ3 アニールで行う。
その後、窒化処理されたバリア膜の上にストレージ電極（Ｒｕ）、容量絶縁膜（Ｔａ2Ｏ5）、プレート電極（Ｒｕ）の材料を成膜および加工することにより、ＭＩＭ型キャパシタ構造ができあがる。なお、容量絶縁膜形成後に容量絶縁膜改質のための酸化雰囲気中の熱処理（Ｏ2 分圧０．１ＭＰａ）を行う。
以上のようにして作製されたキャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．７５ｎｍ、リーク電流密度が３Ｅ−７Ａ／ｃｍ2 ＠１Ｖという良好な特性が得られた。
【００３１】
〔Ｄ．ＷＳｉx（ｉｎ−ｓｉｔｕによるプラズマ窒化処理）＋ＷＮx〕
コンタクトプラグ形成までの工程およびバリア膜成膜の工程（１）〜（３）をＡ．と同様に行う。その後、同一処理チャンバ内でＮＨ3 雰囲気下でのプラズマ処理を行う。
（４）窒化処理を、ＮＨ3 の分圧＝２８９［Ｐａ］、ＲＦパワー＝５００［Ｗ］の下で行う。
なお、窒化プラズマ種はＮ2 であってもよい。キャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．７ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖという良好な特性が得られた。
【００３２】
〔Ｅ．ＷＳｉx（ｅｘ−ｓｉｔｕによるプラズマ窒化処理）＋ＷＮx〕
コンタクトプラグ形成までの工程およびバリア膜成膜の工程（１）〜（３）をＡ．と同様に行う。その後、ウエハを処理チャンバから取り出し、別の処理チャンバに挿入してからウエハ温度を４５０℃まで昇温した後、ＮＨ3 雰囲気下でのプラズマ処理を行う。
（４）窒化処理を、ＮＨ3 の分圧＝２８９［Ｐａ］、ＲＦパワー＝５００［Ｗ］の下で行う。
なお、窒化プラズマ種はＮ2 であってもよい。キャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．６８ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖという良好な特性が得られた。
【００３３】
〔Ｆ．ＷＳｉx 層の成膜条件〕
次に、図２（ａ）〜（ｆ）に示したＷＳｉx 層の成膜条件について述べる。ＷＳｉx 層の形成に当たっては、本願発明者等により、次のような成膜条件を与えることによって高品質な膜ができることを確認している。すなわち、基板温度が４００℃未満であると十分な成膜温度が得られず、また基板温度が６５０℃を超えるとＳｉＨ4の気相反応が進行してパーティクルを発生させる原因になることから、成膜時の基板温度は４００℃以上かつ６５０℃以下にするのが好ましい。
また、分圧比ＷＦ6／ＳｉＨ4が０，０２未満であるとＷＦ6 の供給律速となって十分な成膜速度が得られず段差被覆性が劣り、またＷＦ6／ＳｉＨ4が０．３を超えるとＷが生成されて耐酸化性が劣るため、分圧比ＷＦ6／ＳｉＨ4は０．０２以上かつ０．３以下にするのが好ましい。さらに、ＳｉＨ4 の分圧が０．２Ｔｏｒｒ未満であるとＷが生成されて耐酸化性が劣り、また１Ｔｏｒｒを超えると気相反応が進行してパーティクルが発生する原因となるため、ＳｉＨ4 の分圧は０．２Ｔｏｒｒ以上かつ１Ｔｏｒｒ以下にするのが好ましい。
【００３４】
次に、図１に係る半導体装置の一連の製造工程について説明する。なお、以下においては、スタック型のメモリセルを例にして説明する。
図３〜図６は、図１（ａ）に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、シリコン基板１上のフィールド酸化膜２で区画された領域に、公知の方法によりゲート絶縁膜３を介してゲート電極４を形成する。また、ゲート電極４が形成された後、ゲート電極４をマスクとしたイオン注入等によりソース・ドレイン領域５を形成する。
【００３５】
次いで、図３（ｂ）に示すように、シリコン基板１の主表面全域に酸化シリコン等の絶縁体からなる層間絶縁膜６を形成してから、ソース・ドレイン領域５の一方に対応させて層間絶縁膜６にコンタクトホールを開口する。その後、ＣＶＤ（Chemcal Vapor Deposition）法によりポリシリコンを堆積させてから、ＣＭＰ（Chemical and Mechanical Polishing ）により層間絶縁膜６上のポリシリコンを研削し、コンタクトホール内にのみポリシリコンを残してコンタクトプラグ７を形成する。その後、さらにＣＶＤ法によりポリシリコンを堆積させ、公知のフォトリソグラフィ技術およびエッチング技術により、コンタクトプラグ７と接続されたビット線８を形成する。
【００３６】
次いで、図３（ｃ）に示すように、ビット線８を含む層間絶縁膜６上に、酸化シリコン等の絶縁体からなる層間絶縁膜９を形成する。次いで、図３（ｄ）に示すように、公知のフォトリソグラフィ技術およびエッチング技術（例えばＲＩＥ（Reactive Ion Etching）法など）により、層間絶縁膜９および６にソース・ドレイン領域５の他方に到達するコンタクトホール９ａを開口する。次いで、図４（ｅ）に示すように、コンタクトホール９ａが充填された状態になるように、層間絶縁膜９上にポリシリコンをＣＶＤ法により堆積し、ポリシリコン膜１０ａを形成する。次いで、図４（ｆ）に示すように、ポリシリコン膜１０ａをＣＭＰにより除去し、コンタクトホール９ａ内にポリシリコンからなるコンタクトプラグ１０を形成する。
【００３７】
次いで、図４（ｇ）に示すように、コンタクトプラグ１０を含む層間絶縁膜９の主表面全域に酸化シリコンからなる層間絶縁膜１１を形成する。次いで、図５（ｈ）に示すように、コンタクトプラグ１０を中心とするとともに、このコンタクトプラグ１０よりも大きな径のビアホール１１ａを公知のフォトリソグラフィ技術およびエッチング技術により層間絶縁膜１１に開口する。次いで、図５（ｉ）に示すように、層間絶縁膜１１の表面およびビアホール１１ａ内部を被覆するようにバリア膜の材料１２ａを成膜する。このバリア膜の材料１２ａとしては図２に示したものを用いることができ、すなわち図２（ａ）〜（ｃ）のＷＳｉxとＷＮx の２層構造、ＷＳｉxとＷＳｉxＮyの２層構造またはＷＳｉx の単層の何れを採用してもよく、これらの層によりコンタクトプラグ１０の酸化を防止することができる。また、図２（ｄ）〜（ｆ）に示すように上記成膜されたＷＳｉx の表面を窒化したものも本発明に含まれ、この窒化層によってストレージ電極１３，１７とＷＳｉx 層とが反応してシリサイドが形成されることを防ぐことができる。
【００３８】
次いで、図５（ｊ）に示すように、バリア膜の材料１２ａの表面を被覆するようにＣＶＤ法またはスパッタリング法によりＲｕ膜１３ａを形成する。次いで、図６（ｋ）に示すように、ＣＭＰにより層間絶縁膜１１上のＲｕ膜１３ａおよびバリア膜の材料１２ａを除去し、ビアホール１１ａ内にのみこれらの膜が残るようにする。すなわち、ストレージ電極１３とバリア膜１２ができあがる。次いで、図６（ｌ）に示すように、ウエハ全面を被覆するようにＣＶＤ法によりＴａ2Ｏ5膜１４ａを形成してから、その上にＣＶＤ法またはスパッタリング法によりＲｕ膜１５ａを形成する。次いで、公知のフォトリソグラフィ技術およびエッチング技術によりこれらの膜の不要部分を除去することにより、ストレージ電極１３、容量絶縁膜１４およびプレート電極１５からなるＭＩＭ型のキャパシタ構造が完成する。
【００３９】
なお、図１（ｂ）に示すキャパシタ構造は、工程（ａ）〜（ｋ）までを上記同様に行ってから、図７に示すように層間絶縁膜１１を除去し（ｌ’）、Ｔａ2Ｏ5膜１８ａおよびＲｕ膜１９ａを成膜し（ｍ’）、これらの膜を加工して容量絶縁膜１８およびプレート電極１９を作製することにより作ることができる。
【００４０】
また、上記の実施の形態では、コンタクトプラグ１０の材料としてポリシリコンを用いたが本発明はこれに限られるものではなく、タングステンを用いてもよい。タングステンを用いる場合、図８（ａ），（ｂ）に示すように、コンタクトプラグ２０をポリシリコンからなる下部コンタクトプラグ２０ａとタングステンからなる上部コンタクトプラグ２０ｂとで構成する。コンタクトプラグをタングステンから構成する場合、微細なコンタクトホール内にタングステンを充填するように成膜することになるが、熱ＣＶＤ法によるタングステンの埋め込み性が乏しいため、コンタクトホールをポリシリコンで予めかさ上げしておき、上記のように２層構造でコンタクトプラグを構成する。なお、図８（ａ），（ｂ）において、他の構成は上記実施の形態と同様である。
【００４１】
また、上記のタングステンをコンタクトプラグに用いる場合、タングステン・ナイトライドの下地層とタングステンの中間部分とタングステン・シリサイドの上部との３層構造としてもよい。この三層構造のコンタクトプラグ形成について簡単に説明すると、まずコンタクトホール内に所定の深さまで、ポリシリコンを成膜した後、タングステン・ナイトライド，タングステン，バリア膜となるタングステン・シリサイドを連続的に形成する。この場合、ポリシリコンとタングステンが反応して高抵抗化したり、形状が変化することを防ぐために、ポリシリコンとタングステンの間にタングステン・ナイトライドが挿入されているが、成膜温度の工夫等により上記反応が問題にならない程度に抑制できる場合には、間に挟むタングステン・ナイトライドの膜を省略してもよい。また、逆にタングステン・シリサイド中のシリコンのタングステンへの拡散をより厳密に防止するために、タングステンとタングステン・シリサイドの間に、タングステン・ナイトライドの膜を挿入してもよい。最後に、ＣＭＰにより連続的に形成した膜を所定量エッチバックすることで、コンタクトホール上部にタングステンを用いたコンタクトプラグとともに、コンタクトプラグ上面にバリア膜が配置された状態が同時に形成できる。したがって、この方法によればコンタクトプラグとバリア膜とを個別に形成する場合に比較して工程削減が可能となる。
【００４２】
このようにタングステンからなるコンタクトプラグとこの上のバリア膜とが同時に形成できるが、バリア膜はコンタクトプラグ上面を全て覆った状態には形成されない。この場合は、コンタクトプラグ上面の周囲が、バリア膜に覆われずに露出した状態になる。しかしながら、バリア膜は、コンタクトプラグ上面を全て覆う必要はなく、コンタクトプラグ上面をバリア膜である程度覆っておけば、コンタクトプラグ上面が全て酸化されることによる問題を解消することができる。
例えばコンタクトプラグ上面の８０％程度をバリア膜で覆っておけば、バリア膜下の領域は酸化されずに導電性が確保され、また、コンタクトプラグ周囲の酸化による盛り上がりもある程度抑制できる。また、以上においてはＷＳｉx 層形成時のＳｉ源としてＳｉＨ4 （シラン）を用いた場合について説明したが、本発明はこれに限られるものではなく、例えばＳｉ2Ｈ6（ジシラン）、ＳｉＨ2Ｃｌ2（ジクロルシラン）、ＳｉＨＣｌ3 （トリクロルシラン）等を用いてもよい。
【００４３】
【発明の効果】
以上説明したように本発明に係る半導体装置によれば、バリア膜によりコンタクトプラグに対する酸素の侵入が抑制されるので、バリア膜形成後にコンタクトプラグ表面に酸化膜が形成されることが抑制され、ストレージ電極とコンタクトプラグとを低抵抗で接続できるという優れた効果が得られる。
また、本発明に係る製造方法によれば、ストレージ電極とコンタクトプラグとを低抵抗で接続可能とした半導体装置を製造することができる。
【図面の簡単な説明】
【図１】 本発明の一つの実施の形態を示す断面図である。
【図２】 バリア膜を示す断面図である。
【図３】 図１（ａ）に係る半導体装置の製造工程を示す断面図である。
【図４】 図３の続きの工程を示す断面図である。
【図５】 図４の続きの工程を示す断面図である。
【図６】 図５の続きの工程を示す断面図である。
【図７】 図１（ｂ）に係る半導体装置の製造工程を示す断面図である。
【図８】 Ｗプラグを用いた場合を示す断面図である。
【図９】 従来例を示す断面図である。
【符号の説明】
１…シリコン基板、２…フィールド酸化膜、３…ゲート絶縁膜、４…ゲート電極、５…ソース・ドレイン領域、６…層間絶縁膜、７…コンタクトプラグ、８…ビット線、９…層間絶縁膜、９ａ…コンタクトホール、１０…コンタクトプラグ、１０ａ…ポリシリコン膜、１１…層間絶縁膜、１１ａ…ビアホール、１２，１６…バリア膜、１２ａ…バリア膜の材料、１３，１７…ストレージ電極（第１の電極）、１３ａ…Ｒｕ膜、１４，１８…容量絶縁膜、１４ａ，１８ａ…Ｔａ2Ｏ5膜、１５，１９…プレート電極（第２の電極）、１５ａ，１９ａ…Ｒｕ膜、２０…コンタクトプラグ、２０ａ…下部コンタクトプラグ、２０ｂ…上部コンタクトプラグ。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にＭＩＭ（Metal-Insulator-Metal ）型のキャパシタ構造を備えた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、一つのメモリセルが１トランジスタ・１キャパシタで構成され、このメモリセルの大きさを小さくすることによって高集積化を図ることが要求されている。このような要求のなか、キャパシタを構成する誘電体膜に酸化タンタル（Ｔａ2Ｏ5）等の高誘電率を有する材料を用いることで微細キャパシタを製造可能とし、チップ当たりの集積度を上げる技術が提案されている。
【０００３】
誘電体膜に酸化タンタル等の高誘電率を有する材料を用いる場合、酸化タンタルを成膜した後に熱処理やプラズマ処理等の後処理を施すことで、所期の誘電率を得ることが行われている。その際、酸化物である誘電材料から酸素が脱離することを防ぐために、酸素が存在する雰囲気での後処理が一般的に行われているが、ストレージ電極にタングステンや窒化チタンを用いるとこれらの電極が酸化してしまうため、白金またはルテニウム等の酸化されにくいまたは酸化されても導電性を示す金属材料が用いられている。
【０００４】
図９（ａ）、（ｂ）は、従来のＤＲＡＭにおけるメモリセルを示す断面図である。同図（ａ）に示すように、シリコン基板１０１上のフィールド酸化膜１０２で区画された領域に、ゲート絶縁膜１０３を介してゲート電極１０４が形成されている。また、ゲート電極１０４両脇のシリコン基板１０１には、ゲート電極１０４をマスクとしたイオン注入等により不純物領域を形成することで、ソース・ドレイン領域１０５が配置されている。ゲート電極１０４上にはシリコン基板１０１の主表面全域にわたって層間絶縁膜１０６が形成され、この層間絶縁膜１０６の所定の位置にソース・ドレイン領域１０５の一方に接続するためのコンタクトプラグ１０７が形成されている。
【０００５】
コンタクトプラグ１０７にはビット線１０８が接続されている。ビット線１０８を含む層間絶縁膜１０６上には、層間絶縁膜１０９が形成され、ソース・ドレイン領域１０５の他方に接続するためのコンタクトプラグ１１０が層間絶縁膜１０９および１０６を貫通して形成されている。コンタクトプラグ１１０上には、コンケーブ（concave ）状のルテニウムからなるストレージ電極１１３が形成され、ストレージ電極１１３の表面には容量絶縁膜１１４が形成され、その上にはプレート電極１１５が形成されている。
【０００６】
このようにゲート電極１０４およびソース・ドレイン領域１０５からなるトランジスタと、このトランジスタに接続するストレージ電極１１３、容量絶縁膜１１４およびプレート電極１１５からなるキャパシタ構造とにより、ＤＲＡＭにおけるメモリセルの基本が構成されている。なお、実際のＤＲＡＭにおいては、プレート電極１１５を含む層間絶縁膜１１１上にも絶縁体からなる層間絶縁膜が形成され、その上に上述したビット線１０８およびプレート電極１１５に接続するための配線層等が形成されている。また、図９（ｂ）に示す構造は、（ａ）における層間絶縁膜１１１を除去し、王冠状のキャパシタ構造（ストレージ電極１１７、容量絶縁膜１１８、プレート電極１１９）を作製したものである。
【０００７】
【発明が解決しようとする課題】
ところで、このような従来の半導体装置においては、シリコン基板との接続のためのコンタクトプラグに、耐熱性を有するポリシリコンやタングステン等の高融点金属が用いられている。
【０００８】
しかしながら、上記従来構成では所期の誘電率を得ることを目的として、容量絶縁膜を形成した後に酸素雰囲気での高温処理を行うのが通常であり、このような酸素雰囲気での高温処理においては、ルテニウムからなるストレージ電極が酸素を透過し易いことから、透過した酸素によってコンタクトプラグが酸化し、ストレージ電極とコンタクトプラグとの界面に容量を発生させたり、抵抗増大を招いたりするなどの問題が生じることがあった。
【０００９】
本発明は、このような問題点を解消するためになされたものであり、金属酸化物からなる容量絶縁膜を備えたキャパシタのストレージ電極に、低抵抗でコンタクトプラグを接続できるようにした半導体装置を提供することを目的とする。また、本発明は、金属酸化物からなる容量絶縁膜を備えたキャパシタのストレージ電極に、低抵抗でコンタクトプラグを接続できるようにした半導体装置の製造方法を提供することをその他の目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明に係る半導体装置は、半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を通して形成された導電性を有する材料からなるコンタクトプラグと、前記コンタクトプラグの上面に形成されたバリア膜と、このバリア膜を介して前記コンタクトプラグに接続され、前記層間絶縁膜上に形成された金属材料からなる第１の電極と、この第１の電極上に形成された絶縁性を有する金属酸化物からなる容量絶縁膜と、この容量絶縁膜により絶縁分離されて前記第１の電極の表面に形成された第２の電極とを備える。
【００１１】
また、本発明は以下に示す構成を含むものである。すなわち、前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、前記第１の薄膜は、タングステン・シリコン・ナイトライド（ＷＳｉxＮy）からなり、前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなる。また、前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、前記第１の薄膜は、タングステン・ナイトライド（ＷＮx ）からなり、前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなる。また、前記第２の薄膜は、前記第１の電極との界面が窒化されている。
【００１２】
また、前記第１の電極は、白金族元素からなる。前記コンタクトプラグは、ポリシリコンからなる。また、前記コンタクトプラグは、タングステン（Ｗ）からなる。また、前記コンタクトプラグは、ポリシリコンの層とこの上に接続して形成されたタングステンの層とで構成されている。また、前記半導体基板に形成されかつ前記コンタクトプラグと接続されたトランジスタをさらに有する。
【００１３】
このように構成することにより本発明は、ストレージ電極（第１の電極）を透過した酸素がコンタクトプラグへ侵入することを、新たに設けたバリア膜によって阻止することができる。そのためコンタクトプラグの酸化を防止することができ、低抵抗な状態でストレージ電極とコンタクトプラグとを接続することができる。
【００１４】
また、本発明に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、導電性を有する材料からなるコンタクトプラグを前記層間絶縁膜を貫通して形成する工程と、前記層間絶縁膜から露出している前記コンタクトプラグを覆うようにタングステン・シリサイドからなるバリア膜を形成する工程と、前記層間絶縁膜上に金属材料からなる第１の電極を前記バリア膜を介して前記コンタクトプラグに接続して形成する工程と、前記第１の電極上に絶縁性を有する金属酸化物からなる容量絶縁膜を形成する工程と、前記容量絶縁膜により絶縁分離された状態で前記第１の電極表面上に第２の電極を形成する工程とを備え、前記バリア膜の形成は、タングステンのソースガスとシリコンのソースガスとを用いた化学気相成長法により、タングステン・シリサイド（ＷＳｉx ）の膜を成膜することで行う。
【００１５】
加えて、前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、前記第１の薄膜は、タングステン・ナイトライド（ＷＮ x ）からなり、前記第２の薄膜は、タングステン・シリサイド（ＷＳｉ x ）からなる。また、前記タングステン・ナイトライドとして、Ｗ 2 Ｎ の結晶を用いる。
また、本発明はその他の態様として以下に示す構成を含むものである。すなわち、前記第１の電極と接する側の前記バリア膜に窒化処理を施す。また、前記窒化処理は、アンモニア（ＮＨ3 ）雰囲気下でのアニール処理である。また、前記窒化処理は、アンモニア（ＮＨ3 ）または窒素（Ｎ2 ）雰囲気下でのプラズマ処理である。また、前記タングステン・シリサイドにおけるシリコンの組成を５０ａｔｍ％（原子百分率）よりも大きくする。また、前記タングステン・シリサイドの形成を、基板温度を４００℃以上かつ６５０℃以下とし、六フッ化タングステンとシランとの分圧比（ＷＦ6／ＳｉＨ4）を０．０２以上かつ０．３以下とし、シラン（ＳｉＨ4 ）の分圧を０．２Ｔｏｒｒ以上かつ１Ｔｏｒｒ以下として行う。
このように構成することにより本発明は、ストレージ電極とコンタクトプラグとを低抵抗で接続可能とした半導体装置を製造することができる。
【００１６】
【発明の実施の形態】
次に、本発明の一つ実施の形態について図を用いて説明する。
図１（ａ）、（ｂ）は、本発明の一つの実施の形態を示す断面図である。同図（ａ）に示すように、半導体基板（ここではシリコン基板１）の主表面にソース・ドレイン領域５とゲート酸化膜３とゲート電極４とからなるトランジスタが形成され、このトランジスタはフィールド酸化膜２により隣接した他のトランジスタ（図示せず）から素子分離されている。また、シリコン基板１の主表面は層間絶縁膜６で被覆され、この層間絶縁膜６に開口されたコンタクトホール内にはポリシリコンからなるコンタクトプラグ７が形成されている。コンタクトプラグ７はソース・ドレイン領域５の一方、および層間絶縁膜６上の配線８と電気的に接続されている。
【００１７】
層間絶縁膜６の上にはさらに層間絶縁膜９が積層され、層間絶縁膜６，９に開口されたコンタクトホール内にはポリシリコンからなるコンタクトプラグ１０が形成されている。コンタクトプラグ１０はソース・ドレイン領域５の他方、および層間絶縁膜９上のバリア膜１２を介したストレージ電極１３と電気的に接続されている。ストレージ電極１３はコンケーブ（concave）状の電極であり、ルテニウム（Ｒｕ）、白金（Ｐｔ）またはイリジウム（Ｉｒ）等の白金属元素によって形成され、その表面はＴａ2Ｏ5等からなる容量絶縁膜１４で被覆されている。
容量絶縁膜１４の上にはプレート電極１５が形成されている。これらによってＭＩＭ型のキャパシタが構成されている。また、図１（ｂ）に示す構造は、（ａ）における層間絶縁膜１１を除去し、王冠状のキャパシタ構造（ストレージ電極１７、容量絶縁膜１８、プレート電極１９）およびバリア膜１６を作製したものである。
【００１８】
なお、上述の白金属元素とは、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）の計６元素を指し、本発明においてはこれらの何れを用いてもよいが、特にルテニウム、白金およびイリジウムが好適である。また、容量絶縁膜１４の構成材料としては、上述のＴａ2Ｏ5の金属酸化物の他に、ＢＳＴ（（ＢａxＳｒ1-x）ＴｉＯ3 ）やＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3 ）等の酸素を含む強誘電体膜を用いることができる。さらに、ストレージ電極１３の形状は王冠状に限られず、平面状や台座状の電極構造を用いてもよい。
【００１９】
ここで、本発明の特徴とするところのバリア膜の詳細について図を参照しながら説明する。
図２（ａ）〜（ｆ）は、バリア膜の詳細を示す断面図であり、それぞれバリア膜の例を示したものである。何れのバリア膜を用いてもストレージ電極を透過した酸素が下部構造に侵入することを阻止することができ、本発明の目的を達成することができる。同図（ａ）〜（ｃ）は酸素の透過を阻止するバリア膜のみを備えた構成であり、同図（ｄ）〜（ｆ）はそれぞれ（ａ）〜（ｃ）におけるＷＳｉx 層の表面を窒化したものである。窒化層はストレージ電極を形成する金属材料とＷＳｉx 層とのシリサイド反応を阻止することができる点で有効である。以下、各図について詳説する。
【００２０】
図２（ａ）は、バリア膜１２，１６を、ストレージ電極１３、１７側のタングステン・シリサイド層（ＷＳｉx 層）とコンタクトプラグ１０側の（タングステン・ナイトライド層）ＷＮx 層とで構成したものである。このような２層構造を採用することにより、ストレージ電極１３を透過した酸素はＷＳｉx 層と反応して薄い酸化膜（ＳｉＯ2 ）を形成して消費されるため、下部構造まで侵入することが阻止される。また、ＷＳｉx 層の下にさらにＷＮx 層を設けることによってコンタクトプラグとＷＳｉx 層が反応することを阻止することができる。なお、上記および下記の組成比ｘ、ｙは分子毎に独立しており、したがって同一記号であってもその値は各分子で任意に設定される。
【００２１】
図２（ｂ）は、バリア膜１２，１６を、ストレージ電極１３、１７側のＷＳｉx 層とコンタクトプラグ１０側のタングステン・シリコン・ナイトライド層（ ＷＳｉxＮy層）とで構成したものである。この２層構造の働きは（ａ）の場合と同様であり、同様の効果を得ることができる。
図２（ｃ）は、バリア膜１２，１６をＷＳｉx 層のみで構成したものである。
ＷＳｉx 層のみであってもその膜厚を調整するなどすることにより、バリア膜として機能させることができる。
【００２２】
一方、図２（ｄ）〜（ｆ）は、それぞれ（ａ）〜（ｃ）におけるＷＳｉx 層の表面を窒化処理したものであり、この処理で得られた窒化層によって熱処理時におけるストレージ電極１３、１７とＷＳｉx 層とが反応し、これらの界面にシリサイドが生じることを防ぐことができる。なお、上記（ａ）〜（ｆ）におけるＷＳｉx 層はストレージ電極を透過した酸素をその表面に極薄いＳｉＯ2 層を形成することにより消費する。その際にＷＳｉx 層にＷが多いとＳｉＯ2 を生成する前に、Ｗ酸化物を生成して体積が膨張し、剥がれ等の問題を引き起こす恐れがあるため、好ましくはＷよりもＳｉが過剰である状態を作るとよい。例えばＷＳｉ2 が安定でよく、結晶相としてＷがなるべく少ない方がよい。
【００２３】
ここで、バリア膜の詳細な製造工程について説明する。
〔Ａ．ＷＳｉx （ｉｎ−ｓｉｔｕによる窒化処理）＋ＷＮx 〕
ポリシリコンからなるコンタクトプラグを形成したウエハを処理チャンバ内に挿入し、ウエハ温度を５００℃まで昇温してから、以下の順序でガスフローを行う。
（１）密着性のよいＷＮx を堆積させるため、六フッ化タングステン（ＷＦ6 ）の分圧＝０．０６８［Ｐａ］，六フッ化タングステンとアンモニアの分圧比（以下、ＷＦ6／ＮＨ3 と記す）＝０．００２とする。
（２）段差被覆性のよいＷＮx を堆積させるため、ＷＦ6 の分圧＝２．５［Ｐａ］，ＷＦ6／ＮＨ3 ＝０．２５とする。
（３）ＷＳｉx を堆積させるため、ＷＦ6 の分圧＝０．１６［Ｐａ］，六フッ化タングステンとシランの分圧比（以下、ＷＦ6／ＳｉＨ4 と記す）＝０．０５とする。
【００２４】
その後、引き続き同一処理チャンバ内でＮＨ3 のポストフローによる窒化処理を行う。
（４）堆積したＷＳｉx の表面を窒化するため、ＮＨ3 の分圧＝１７３［Ｐａ］とする。
その後、以上のようにして形成されたバリア膜の上にストレージ電極（Ｒｕ）、容量絶縁膜（Ｔａ2Ｏ5）、プレート電極（Ｒｕ）の材料を成膜および加工することにより、ＭＩＭ型キャパシタ構造ができあがる。なお、容量絶縁膜形成後には容量絶縁膜改質のため、酸化雰囲気中（Ｏ2分圧０．１ＭＰａ）での熱処理を行う。
【００２５】
以上のようにして作製されたキャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．７ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖの良好な特性が得られた。また、熱処理後のストレージ電極のＲｕとの界面を含むバリア膜のＥＳＣＡ（Electron Spectroscopy for Chemical Analysis;電子分光分析）分析を行ったところ、ＷＳｉx 層の表面にＮ濃度の高い層が形成されており、この層がバリア膜とストレージ電極のＲｕとのシリサイド反応を抑制していること、酸素原子がこの窒化層を含むＷＳｉx 層の表面に高濃度でとどまってバリア膜の深さ方向には拡散していないことがわかった。すなわち、バリア膜上層のＷＳｉx 層の表面に極薄いＳｉＯ2 層を形成することで酸素原子が消費され、酸素原子がそれ以上バリア膜内部に拡散することを抑制している。また、バリア膜の下のＷＮx 層がコンタクトプラグとバリア膜との間におけるＳｉの拡散を抑制しており、プラグ部分の抵抗上昇を防いでいることがわかった。
【００２６】
なお、コンタクトプラグの材料にはＷを用いてもよいが、ポリシリコンを用いた場合は最初のＷＮx の成膜前にＷＦ6 を分圧０．５〜１［Ｐａ］でフローさせることにより、コンタクトプラグとバリア膜の密着性が高まるため、高い密着性を必要とする場合に好適である。また、工程（４）の窒化処理を行わなかった場合、バリア膜表面においてＳｉとＲｕが反応してシリサイドが形成され、部分的に膨張してふくれが生じることがあるため、上記窒化処理は可能な限り行った方が好ましいといえる。また、工程（１）、（２）における成膜条件を適宜調整することにより、バリア膜中のＷＮx 部分が結晶性Ｗ2Ｎ となる。このような結晶構造は、アモルファス状態のものよりも耐熱性や剥がれに対する耐性が向上するためより好ましいといえる。さらに、工程（３）における成膜条件を適宜調整することにより、バリア膜中のＷＳｉx の組成がＳｉ＞５０ａｔｍ％（原子百分率）となる。この構造は、熱処理の際にＷＯxが生成される前にＳｉＯ2 が生成されるため剥がれや抵抗増大を防ぐことができ、より好ましいといえる。
【００２７】
〔Ｂ．ＷＳｉx （ｉｎ−ｓｉｔｕによる窒化処理）＋ＷＳｉxＮy〕
Ｗからなるコンタクトプラグまで作製したウエハを処理チャンバ内に挿入し、ウエハ温度が４５０℃となるように昇温した後、以下の順序でガスフローを行う。
（１）ＷＳｉxＮyを堆積させるため、各分圧を５３ＰａとしてＷＦ6 ，ＮＨ3 ，ＳｉＨ4 のフローを交互に３０回行う。各フローの間には真空引きを行う。
（２）ＷＳｉx を堆積させるため、ＷＦ6 の分圧＝０．１６［Ｐａ］、ＷＦ6 ／ＳｉＨ4 ＝０．０５とする。
その後、同一処理チャンバ内でＮＨ3 のポストフローにより窒化処理を行う。
（３）窒化処理を行うため、ＮＨ3 の分圧＝１７３［Ｐａ］とする。
【００２８】
その後、以上のようにして作製されたバリア膜の上にストレージ電極（Ｒｕ）、容量絶縁膜（Ｔａ2Ｏ5）、プレート電極（Ｒｕ）の材料を成膜および加工することにより、ＭＩＭ型キャパシタ構造ができあがる。なお、容量絶縁膜の形成後に、容量絶縁膜改質のために酸化雰囲気中で熱処理（Ｏ2 分圧０．１ＭＰａ）を実施する。
【００２９】
以上のようにして作製されたキャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．８ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖの良好な特性が得られた。本実施例によるバリア膜は、段差被覆性に優れ、薄膜化しても連続性および平坦性を維持することができた。したがって、キャパシタ構造の微細化により、高アスペクト比のシリンダ構造を作製する場合に特に有効である。
【００３０】
〔Ｃ．ＷＳｉx（ｅｘ−ｓｉｔｕによる窒化処理）＋ＷＮx〕
コンタクトプラグの形成までの工程およびバリア膜成膜の工程（１）〜（３）をＡ．と同様に行う。その後、ウエハを処理チャンバから取り出し、別のチャンバに挿入してからウエハ温度が６５０℃となるように昇温し、以下の窒化処理を行う。
（４）窒化処理を、常圧によるＮＨ3 アニールで行う。
その後、窒化処理されたバリア膜の上にストレージ電極（Ｒｕ）、容量絶縁膜（Ｔａ2Ｏ5）、プレート電極（Ｒｕ）の材料を成膜および加工することにより、ＭＩＭ型キャパシタ構造ができあがる。なお、容量絶縁膜形成後に容量絶縁膜改質のための酸化雰囲気中の熱処理（Ｏ2 分圧０．１ＭＰａ）を行う。
以上のようにして作製されたキャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．７５ｎｍ、リーク電流密度が３Ｅ−７Ａ／ｃｍ2 ＠１Ｖという良好な特性が得られた。
【００３１】
〔Ｄ．ＷＳｉx（ｉｎ−ｓｉｔｕによるプラズマ窒化処理）＋ＷＮx〕
コンタクトプラグ形成までの工程およびバリア膜成膜の工程（１）〜（３）をＡ．と同様に行う。その後、同一処理チャンバ内でＮＨ3 雰囲気下でのプラズマ処理を行う。
（４）窒化処理を、ＮＨ3 の分圧＝２８９［Ｐａ］、ＲＦパワー＝５００［Ｗ］の下で行う。
なお、窒化プラズマ種はＮ2 であってもよい。キャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．７ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖという良好な特性が得られた。
【００３２】
〔Ｅ．ＷＳｉx（ｅｘ−ｓｉｔｕによるプラズマ窒化処理）＋ＷＮx〕
コンタクトプラグ形成までの工程およびバリア膜成膜の工程（１）〜（３）をＡ．と同様に行う。その後、ウエハを処理チャンバから取り出し、別の処理チャンバに挿入してからウエハ温度を４５０℃まで昇温した後、ＮＨ3 雰囲気下でのプラズマ処理を行う。
（４）窒化処理を、ＮＨ3 の分圧＝２８９［Ｐａ］、ＲＦパワー＝５００［Ｗ］の下で行う。
なお、窒化プラズマ種はＮ2 であってもよい。キャパシタの電気的特性を測定したところ、酸化膜換算膜厚が０．６８ｎｍ、リーク電流密度が２Ｅ−７Ａ／ｃｍ2 ＠１Ｖという良好な特性が得られた。
【００３３】
〔Ｆ．ＷＳｉx 層の成膜条件〕
次に、図２（ａ）〜（ｆ）に示したＷＳｉx 層の成膜条件について述べる。ＷＳｉx 層の形成に当たっては、本願発明者等により、次のような成膜条件を与えることによって高品質な膜ができることを確認している。すなわち、基板温度が４００℃未満であると十分な成膜温度が得られず、また基板温度が６５０℃を超えるとＳｉＨ4の気相反応が進行してパーティクルを発生させる原因になることから、成膜時の基板温度は４００℃以上かつ６５０℃以下にするのが好ましい。
また、分圧比ＷＦ6／ＳｉＨ4が０，０２未満であるとＷＦ6 の供給律速となって十分な成膜速度が得られず段差被覆性が劣り、またＷＦ6／ＳｉＨ4が０．３を超えるとＷが生成されて耐酸化性が劣るため、分圧比ＷＦ6／ＳｉＨ4は０．０２以上かつ０．３以下にするのが好ましい。さらに、ＳｉＨ4 の分圧が０．２Ｔｏｒｒ未満であるとＷが生成されて耐酸化性が劣り、また１Ｔｏｒｒを超えると気相反応が進行してパーティクルが発生する原因となるため、ＳｉＨ4 の分圧は０．２Ｔｏｒｒ以上かつ１Ｔｏｒｒ以下にするのが好ましい。
【００３４】
次に、図１に係る半導体装置の一連の製造工程について説明する。なお、以下においては、スタック型のメモリセルを例にして説明する。
図３〜図６は、図１（ａ）に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、シリコン基板１上のフィールド酸化膜２で区画された領域に、公知の方法によりゲート絶縁膜３を介してゲート電極４を形成する。また、ゲート電極４が形成された後、ゲート電極４をマスクとしたイオン注入等によりソース・ドレイン領域５を形成する。
【００３５】
次いで、図３（ｂ）に示すように、シリコン基板１の主表面全域に酸化シリコン等の絶縁体からなる層間絶縁膜６を形成してから、ソース・ドレイン領域５の一方に対応させて層間絶縁膜６にコンタクトホールを開口する。その後、ＣＶＤ（Chemcal Vapor Deposition）法によりポリシリコンを堆積させてから、ＣＭＰ（Chemical and Mechanical Polishing ）により層間絶縁膜６上のポリシリコンを研削し、コンタクトホール内にのみポリシリコンを残してコンタクトプラグ７を形成する。その後、さらにＣＶＤ法によりポリシリコンを堆積させ、公知のフォトリソグラフィ技術およびエッチング技術により、コンタクトプラグ７と接続されたビット線８を形成する。
【００３６】
次いで、図３（ｃ）に示すように、ビット線８を含む層間絶縁膜６上に、酸化シリコン等の絶縁体からなる層間絶縁膜９を形成する。次いで、図３（ｄ）に示すように、公知のフォトリソグラフィ技術およびエッチング技術（例えばＲＩＥ（Reactive Ion Etching）法など）により、層間絶縁膜９および６にソース・ドレイン領域５の他方に到達するコンタクトホール９ａを開口する。次いで、図４（ｅ）に示すように、コンタクトホール９ａが充填された状態になるように、層間絶縁膜９上にポリシリコンをＣＶＤ法により堆積し、ポリシリコン膜１０ａを形成する。次いで、図４（ｆ）に示すように、ポリシリコン膜１０ａをＣＭＰにより除去し、コンタクトホール９ａ内にポリシリコンからなるコンタクトプラグ１０を形成する。
【００３７】
次いで、図４（ｇ）に示すように、コンタクトプラグ１０を含む層間絶縁膜９の主表面全域に酸化シリコンからなる層間絶縁膜１１を形成する。次いで、図５（ｈ）に示すように、コンタクトプラグ１０を中心とするとともに、このコンタクトプラグ１０よりも大きな径のビアホール１１ａを公知のフォトリソグラフィ技術およびエッチング技術により層間絶縁膜１１に開口する。次いで、図５（ｉ）に示すように、層間絶縁膜１１の表面およびビアホール１１ａ内部を被覆するようにバリア膜の材料１２ａを成膜する。このバリア膜の材料１２ａとしては図２に示したものを用いることができ、すなわち図２（ａ）〜（ｃ）のＷＳｉxとＷＮx の２層構造、ＷＳｉxとＷＳｉxＮyの２層構造またはＷＳｉx の単層の何れを採用してもよく、これらの層によりコンタクトプラグ１０の酸化を防止することができる。また、図２（ｄ）〜（ｆ）に示すように上記成膜されたＷＳｉx の表面を窒化したものも本発明に含まれ、この窒化層によってストレージ電極１３，１７とＷＳｉx 層とが反応してシリサイドが形成されることを防ぐことができる。
【００３８】
次いで、図５（ｊ）に示すように、バリア膜の材料１２ａの表面を被覆するようにＣＶＤ法またはスパッタリング法によりＲｕ膜１３ａを形成する。次いで、図６（ｋ）に示すように、ＣＭＰにより層間絶縁膜１１上のＲｕ膜１３ａおよびバリア膜の材料１２ａを除去し、ビアホール１１ａ内にのみこれらの膜が残るようにする。すなわち、ストレージ電極１３とバリア膜１２ができあがる。次いで、図６（ｌ）に示すように、ウエハ全面を被覆するようにＣＶＤ法によりＴａ2Ｏ5膜１４ａを形成してから、その上にＣＶＤ法またはスパッタリング法によりＲｕ膜１５ａを形成する。次いで、公知のフォトリソグラフィ技術およびエッチング技術によりこれらの膜の不要部分を除去することにより、ストレージ電極１３、容量絶縁膜１４およびプレート電極１５からなるＭＩＭ型のキャパシタ構造が完成する。
【００３９】
なお、図１（ｂ）に示すキャパシタ構造は、工程（ａ）〜（ｋ）までを上記同様に行ってから、図７に示すように層間絶縁膜１１を除去し（ｌ’）、Ｔａ2Ｏ5膜１８ａおよびＲｕ膜１９ａを成膜し（ｍ’）、これらの膜を加工して容量絶縁膜１８およびプレート電極１９を作製することにより作ることができる。
【００４０】
また、上記の実施の形態では、コンタクトプラグ１０の材料としてポリシリコンを用いたが本発明はこれに限られるものではなく、タングステンを用いてもよい。タングステンを用いる場合、図８（ａ），（ｂ）に示すように、コンタクトプラグ２０をポリシリコンからなる下部コンタクトプラグ２０ａとタングステンからなる上部コンタクトプラグ２０ｂとで構成する。コンタクトプラグをタングステンから構成する場合、微細なコンタクトホール内にタングステンを充填するように成膜することになるが、熱ＣＶＤ法によるタングステンの埋め込み性が乏しいため、コンタクトホールをポリシリコンで予めかさ上げしておき、上記のように２層構造でコンタクトプラグを構成する。なお、図８（ａ），（ｂ）において、他の構成は上記実施の形態と同様である。
【００４１】
また、上記のタングステンをコンタクトプラグに用いる場合、タングステン・ナイトライドの下地層とタングステンの中間部分とタングステン・シリサイドの上部との３層構造としてもよい。この三層構造のコンタクトプラグ形成について簡単に説明すると、まずコンタクトホール内に所定の深さまで、ポリシリコンを成膜した後、タングステン・ナイトライド，タングステン，バリア膜となるタングステン・シリサイドを連続的に形成する。この場合、ポリシリコンとタングステンが反応して高抵抗化したり、形状が変化することを防ぐために、ポリシリコンとタングステンの間にタングステン・ナイトライドが挿入されているが、成膜温度の工夫等により上記反応が問題にならない程度に抑制できる場合には、間に挟むタングステン・ナイトライドの膜を省略してもよい。また、逆にタングステン・シリサイド中のシリコンのタングステンへの拡散をより厳密に防止するために、タングステンとタングステン・シリサイドの間に、タングステン・ナイトライドの膜を挿入してもよい。最後に、ＣＭＰにより連続的に形成した膜を所定量エッチバックすることで、コンタクトホール上部にタングステンを用いたコンタクトプラグとともに、コンタクトプラグ上面にバリア膜が配置された状態が同時に形成できる。したがって、この方法によればコンタクトプラグとバリア膜とを個別に形成する場合に比較して工程削減が可能となる。
【００４２】
このようにタングステンからなるコンタクトプラグとこの上のバリア膜とが同時に形成できるが、バリア膜はコンタクトプラグ上面を全て覆った状態には形成されない。この場合は、コンタクトプラグ上面の周囲が、バリア膜に覆われずに露出した状態になる。しかしながら、バリア膜は、コンタクトプラグ上面を全て覆う必要はなく、コンタクトプラグ上面をバリア膜である程度覆っておけば、コンタクトプラグ上面が全て酸化されることによる問題を解消することができる。
例えばコンタクトプラグ上面の８０％程度をバリア膜で覆っておけば、バリア膜下の領域は酸化されずに導電性が確保され、また、コンタクトプラグ周囲の酸化による盛り上がりもある程度抑制できる。また、以上においてはＷＳｉx 層形成時のＳｉ源としてＳｉＨ4 （シラン）を用いた場合について説明したが、本発明はこれに限られるものではなく、例えばＳｉ2Ｈ6（ジシラン）、ＳｉＨ2Ｃｌ2（ジクロルシラン）、ＳｉＨＣｌ3 （トリクロルシラン）等を用いてもよい。
【００４３】
【発明の効果】
以上説明したように本発明に係る半導体装置によれば、バリア膜によりコンタクトプラグに対する酸素の侵入が抑制されるので、バリア膜形成後にコンタクトプラグ表面に酸化膜が形成されることが抑制され、ストレージ電極とコンタクトプラグとを低抵抗で接続できるという優れた効果が得られる。
また、本発明に係る製造方法によれば、ストレージ電極とコンタクトプラグとを低抵抗で接続可能とした半導体装置を製造することができる。
【図面の簡単な説明】
【図１】 本発明の一つの実施の形態を示す断面図である。
【図２】 バリア膜を示す断面図である。
【図３】 図１（ａ）に係る半導体装置の製造工程を示す断面図である。
【図４】 図３の続きの工程を示す断面図である。
【図５】 図４の続きの工程を示す断面図である。
【図６】 図５の続きの工程を示す断面図である。
【図７】 図１（ｂ）に係る半導体装置の製造工程を示す断面図である。
【図８】 Ｗプラグを用いた場合を示す断面図である。
【図９】 従来例を示す断面図である。
【符号の説明】
１…シリコン基板、２…フィールド酸化膜、３…ゲート絶縁膜、４…ゲート電極、５…ソース・ドレイン領域、６…層間絶縁膜、７…コンタクトプラグ、８…ビット線、９…層間絶縁膜、９ａ…コンタクトホール、１０…コンタクトプラグ、１０ａ…ポリシリコン膜、１１…層間絶縁膜、１１ａ…ビアホール、１２，１６…バリア膜、１２ａ…バリア膜の材料、１３，１７…ストレージ電極（第１の電極）、１３ａ…Ｒｕ膜、１４，１８…容量絶縁膜、１４ａ，１８ａ…Ｔａ2Ｏ5膜、１５，１９…プレート電極（第２の電極）、１５ａ，１９ａ…Ｒｕ膜、２０…コンタクトプラグ、２０ａ…下部コンタクトプラグ、２０ｂ…上部コンタクトプラグ。
Claims (16)
- 半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を通して形成された導電性を有する材料からなるコンタクトプラグと、
前記コンタクトプラグの上面に形成されたバリア膜と、
このバリア膜を介して前記コンタクトプラグに接続され、前記層間絶縁膜上に形成された金属材料からなる第１の電極と、
この第１の電極上に形成された絶縁性を有する金属酸化物からなる容量絶縁膜と、
この容量絶縁膜により絶縁分離されて前記第１の電極の表面に形成された第２の電極と
を備え、
前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、
前記第１の薄膜は、タングステン・シリコン・ナイトライド（ＷＳｉxＮy）からなり、
前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなる
ことを特徴とする半導体装置。 - 半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を通して形成された導電性を有する材料からなるコンタクトプラグと、
前記コンタクトプラグの上面に形成されたバリア膜と、
このバリア膜を介して前記コンタクトプラグに接続され、前記層間絶縁膜上に形成された金属材料からなる第１の電極と、
この第１の電極上に形成された絶縁性を有する金属酸化物からなる容量絶縁膜と、
この容量絶縁膜により絶縁分離されて前記第１の電極の表面に形成された第２の電極と
を備え、
前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、
前記第１の薄膜は、タングステン・ナイトライド（ＷＮx ）からなり、
前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなることを特徴とする半導体装置。 - 請求項１または２記載の半導体装置において、
前記第２の薄膜は、前記第１の電極との界面が窒化されていることを特徴とする半導体装置。 - 請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の電極は、白金族元素からなることを特徴とする半導体装置。 - 請求項１〜４のいずれか１項に記載の半導体装置において、
前記コンタクトプラグは、ポリシリコンからなることを特徴とする半導体装置。 - 請求項１〜４のいずれか１項に記載の半導体装置において、
前記コンタクトプラグは、タングステン（Ｗ）からなることを特徴とする半導体装置。 - 請求項１〜４のいずれか１項に記載の半導体装置において、
前記コンタクトプラグは、ポリシリコンの層とこの上に接続して形成されたタングステンの層とで構成されていることを特徴とする半導体装置。 - 請求項１〜７のいずれか１項に記載の半導体装置において、
前記半導体基板に形成されかつ前記コンタクトプラグと接続されたトランジスタをさらに有することを特徴とする半導体装置。 - 半導体基板上に層間絶縁膜を形成する工程と、
導電性を有する材料からなるコンタクトプラグを前記層間絶縁膜を貫通して形成する工程と、
前記層間絶縁膜から露出している前記コンタクトプラグの上面を覆うようにバリア膜を形成する工程と、
前記層間絶縁膜上に金属材料からなる第１の電極を前記バリア膜を介して前記コンタクトプラグに接続して形成する工程と、
前記第１の電極上に絶縁性を有する金属酸化物からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜により絶縁分離された状態で前記第１の電極表面上に第２の電極を形成する工程とを備え、
前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、
前記第１の薄膜は、タングステン・ナイトライド（ＷＮx ）からなり、
前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなり、
タングステンのソースガスとシリコンのソースガスとを用いた化学気相成長法により、前記タングステン・シリサイド（ＷＳｉx ）の膜を成膜することを特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記タングステン・ナイトライドとして、Ｗ2Ｎ の結晶を用いることを特徴とする半導体装置の製造方法。 - 半導体基板上に層間絶縁膜を形成する工程と、
導電性を有する材料からなるコンタクトプラグを前記層間絶縁膜を貫通して形成する工程と、
前記層間絶縁膜から露出している前記コンタクトプラグの上面を覆うようにバリア膜を形成する工程と、
前記層間絶縁膜上に金属材料からなる第１の電極を前記バリア膜を介して前記コンタクトプラグに接続して形成する工程と、
前記第１の電極上に絶縁性を有する金属酸化物からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜により絶縁分離された状態で前記第１の電極表面上に第２の電極を形成する工程とを備え、
前記バリア膜は、前記コンタクトプラグと接する第１の薄膜と、この第１の薄膜および前記第１の電極に接する第２の薄膜とで構成され、
前記第１の薄膜は、タングステン・シリコン・ナイトライド（ＷＳｉxＮy）からなり、
前記第２の薄膜は、タングステン・シリサイド（ＷＳｉx ）からなり、
タングステンのソースガスとシリコンのソースガスとを用いた化学気相成長法により、前記タングステン・シリサイド（ＷＳｉx ）の膜を成膜することを特徴とする半導体装置の製造方法。 - 請求項９〜１１のいずれか１項に記載の半導体装置の製造方法において、
前記第１の電極と接する側の前記バリア膜に窒化処理を施すことを特徴とする半導体装置の製造方法。 - 請求項１２に記載の半導体装置の製造方法において、
前記窒化処理は、アンモニア（ＮＨ3 ）雰囲気下でのアニール処理であることを特徴とする半導体装置の製造方法。 - 請求項１２に記載の半導体装置の製造方法において、
前記窒化処理は、アンモニア（ＮＨ3 ）または窒素（Ｎ2 ）雰囲気下でのプラズマ処理であることを特徴とする半導体装置の製造方法。 - 請求項１２に記載の半導体装置の製造方法において、
前記タングステン・シリサイドにおけるシリコンの組成を５０ａｔｍ％（原子百分率）よりも大きくすることを特徴とする半導体装置の製造方法。 - 請求項１２に記載の半導体装置の製造方法において、
前記タングステン・シリサイドの形成を、基板温度を４００℃以上かつ６５０℃以下とし、六フッ化タングステンとシランとの分圧比（ＷＦ6／ＳｉＨ4）を０．０２以上かつ０．３以下とし、シラン（ＳｉＨ4 ）の分圧を０．２Ｔｏｒｒ以上かつ１Ｔｏｒｒ以下として行うことを特徴とする半導体装置の製造方法。
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| JP2004296929A (ja) * | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 |
| US9136180B2 (en) * | 2011-06-01 | 2015-09-15 | Asm Ip Holding B.V. | Process for depositing electrode with high effective work function |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266466A (ja) * | 1990-03-15 | 1991-11-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH08306882A (ja) * | 1995-05-11 | 1996-11-22 | Nec Corp | 半導体装置およびその製造方法 |
| JPH10107218A (ja) * | 1996-09-26 | 1998-04-24 | Toshiba Corp | 電極配線 |
| JP2000022095A (ja) * | 1998-06-30 | 2000-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2000091538A (ja) * | 1998-09-11 | 2000-03-31 | United Microelectronics Corp | Ｄｒａｍコンデンサの製造方法 |
| JP2000124426A (ja) * | 1998-10-16 | 2000-04-28 | Samsung Electronics Co Ltd | 半導体装置のキャパシタ及びその製造方法 |
| JP2000183314A (ja) * | 1998-12-10 | 2000-06-30 | Siemens Ag | スタック形コンデンサ及びその製法 |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266466A (ja) * | 1990-03-15 | 1991-11-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH08306882A (ja) * | 1995-05-11 | 1996-11-22 | Nec Corp | 半導体装置およびその製造方法 |
| JPH10107218A (ja) * | 1996-09-26 | 1998-04-24 | Toshiba Corp | 電極配線 |
| JP2000022095A (ja) * | 1998-06-30 | 2000-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2000091538A (ja) * | 1998-09-11 | 2000-03-31 | United Microelectronics Corp | Ｄｒａｍコンデンサの製造方法 |
| JP2000124426A (ja) * | 1998-10-16 | 2000-04-28 | Samsung Electronics Co Ltd | 半導体装置のキャパシタ及びその製造方法 |
| JP2000183314A (ja) * | 1998-12-10 | 2000-06-30 | Siemens Ag | スタック形コンデンサ及びその製法 |
| WO2000051184A1 (fr) * | 1999-02-23 | 2000-08-31 | Hitachi, Ltd | Dispositif a circuit integre en semiconducteur |
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