JP4162879B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、タンタル酸化膜を有する半導体装置の製造方法に係り、特に、タンタル酸化膜を低温で結晶化する半導体装置の製造方法に関する。
【0002】
【従来の技術】
DRAMは、1トランジスタ、1キャパシタで構成しうる半導体記憶装置であり、従来より、高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。近年、ギガビット級の記憶容量を有するDRAMの開発が行われているが、このようなギガビット級のDRAMでは、単位面積あたりの蓄積容量を増加してキャパシタによる所有面積を狭めるべく、キャパシタ誘電体膜として、従来より広く用いられていたシリコン酸化膜やシリコン窒化膜よりも誘電率の大きなタンタル酸化膜(Ta2O5)などの高誘電率膜を採用することが検討されている。
【0003】
DRAMのキャパシタ誘電体膜としてタンタル酸化膜を用いる場合、通常、その成膜にはCVD法が用いられていた。これは、CVDにより形成したタンタル酸化膜が高い誘電率を有すること、リーク電流が小さいこと及びステップカバレッジに優れた膜を形成できることによる。
【0004】
ただし、CVDにより形成したタンタル酸化膜はアモルファス状態であるため、高い誘電率を有する膜を形成するためには、CVD法による成膜後に結晶化のための熱処理を行う必要がある。タンタル酸化膜の結晶化に必要な熱処理温度は、下地膜にも依存するが、下地がシリコン窒化膜の場合は約700℃程度、下地膜がルテニウム(Ru)の場合は低くても約630℃程度であった(例えば、S.Kamiyama et al., J.Elctrochem.Soc. Vol.140 (1993) pp.1617-1625、K.Kishiro et al., Jpn.J.Appl.Phys. Vol 37 (1998) pp.1336-1339、J.Lin et al., Appl.Phys.Lett., Vol.74 (1999) pp.2370-2372等を参照)。
【0005】
【発明が解決しようとする課題】
しかしながら、このような高い温度でタンタル酸化膜の結晶化熱処理を行うと、下地構造が破壊されることがあった。例えば、ルテニウムなどよりなる蓄積電極の下地には蓄積電極と下層膜との反応を抑止するバリアメタル層が形成されるが、高温の熱処理によってバリアメタル層が破壊されてコンタクト抵抗が増大し、最悪の場合には蓄積電極が剥がれることもあった。このため、タンタル酸化膜の結晶化温度を低温化することが望まれていた。
【0006】
また、上記従来の方法で形成したタンタル酸化膜を用いて、Ru/Ta2O5/Ru構造のキャパシタを形成した場合、トランジスタ等の特性向上のために行われるフォーミングガスアニールによって、キャパシタの電気特性が劣化することがあった。
【0007】
本発明の目的は、タンタル酸化膜をより低温で結晶化しうる半導体装置の製造方法を提供することにある。また、本発明の他の目的は、フォーミングガスアニールによるキャパシタ電気特性の劣化を防止しうる半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記目的は、半導体基板上方に、下部電極を形成する工程と、前記下部電極上に、アモルファス状のタンタル酸化膜を堆積する工程と、前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程と、前記金属膜を形成する工程の後に、前記タンタル酸化膜が形成された前記基板を水素を含む雰囲気中で熱処理し、前記金属膜の触媒作用によって水素ラジカルを生成して前記タンタル酸化膜を結晶化する工程と、前記タンタル酸化膜を結晶化する工程の後に、前記金属膜を除去し、前記タンタル酸化膜上に上部電極を形成する工程とを有する事を特徴とする半導体装置の製造方法によって達成される。
【0010】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図12を用いて説明する。
【0011】
図1は本実施形態による半導体装置の構造を示す平面図、図2は本実施形態による半導体装置の構造を示す概略断面図、図3乃至図12は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0012】
はじめに、本実施形態による半導体装置の構造について図1及び図2を用いて説明する。
【0013】
シリコン基板10上には、素子領域を画定する素子分離膜12が形成されている。素子領域上には、ゲート電極20とソース/ドレイン拡散層24、26とを有するメモリセルトランジスタが形成されている。ゲート電極20は、図1に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板10上には、ソース/ドレイン拡散層24に接続されたプラグ36及びソース/ドレイン拡散層26に接続されたプラグ38とが埋め込まれた層間絶縁膜30が形成されている。
【0014】
層間絶縁膜30上には、層間絶縁膜40が形成されている。層間絶縁膜40上には、プラグ36を介してソース/ドレイン拡散層24に接続されたビット線48が形成されている。ビット線48は、図1に示すように、ワード線(ゲート電極20)と交わる方向に延在して複数形成されている。ビット線48が形成された層間絶縁膜40上には、層間絶縁膜58が形成されている。層間絶縁膜58には、プラグ38に接続されたプラグ62が埋め込まれている。
【0015】
層間絶縁膜58上には、エッチングストッパ膜64、層間絶縁膜66及びエッチングストッパ膜68が形成されている。エッチングストッパ膜68上には、エッチングストッパ膜68、層間絶縁膜66、エッチングストッパ膜64を貫きプラグ62に接続され、エッチングストッパ膜68上に突出して形成されたシリンダ状の蓄積電極76が形成されている。蓄積電極76上には、タンタル酸化膜(Ta2O5)よりなるキャパシタ誘電体膜78を介して、ルテニウム膜よりなるプレート電極88が形成されている。
【0016】
プレート電極88上には、層間絶縁膜90が形成されている。層間絶縁膜90上には、プラグ96を介してプレート電極88に接続され、或いは、プラグ98を介してビット線48に接続された配線層100が形成されている。配線層100が形成された層間絶縁膜90上には、層間絶縁膜102が形成されている。
【0017】
こうして、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMが構成されている。
【0018】
次に、本実施形態による半導体装置の製造方法について図3乃至図12を用いて説明する。なお、図3及び図4は図1のA−A′線断面における工程断面図を表し、図5乃至図12は、図1のB−B′線断面における工程断面図を表している。
【0019】
まず、シリコン基板10の主表面上に、例えば、STI(Shallow Trench Isolation)法により、素子分離膜12を形成する(図3(a))。例えば、まず、シリコン基板10上に膜厚100nmのシリコン窒化膜(図示せず)を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板10をエッチングし、シリコン基板10に例えば深さ200nmの素子分離溝を形成する。次いで、例えばCVD法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をCMP(化学的機械的研磨:Chemical Mechanical Polishing)法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板10の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜12を形成する。
【0020】
次いで、メモリセル領域のシリコン基板10中にPウェル(図示せず)を形成し、しきい値電圧制御のためのイオン注入を行う。
【0021】
次いで、素子分離膜12により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚5nmのシリコン酸化膜よりなるゲート絶縁膜14を形成する。なお、ゲート絶縁膜14としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【0022】
次いで、ゲート絶縁膜14上に、例えばポリシリコン膜16とタングステン膜18との積層膜よりなるポリメタル構造のゲート電極20を形成する(図3(b))。例えば、膜厚70nmのポリシリコン膜16と、膜厚5nmのタングステンナイトライド(WN)膜(図示せず)と、膜厚40nmのタングステン膜18と、膜厚200nmのシリコン窒化膜22とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜22で覆われ、タングステンナイトライド膜を介してポリシリコン膜16及びタングステン膜18が積層されてなるポリメタル構造のゲート電極20を形成する。なお、ゲート電極20は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【0023】
次いで、ゲート電極20をマスクとしてイオン注入を行い、ゲート電極20の両側のシリコン基板10中にソース/ドレイン拡散層24、26を形成する。
【0024】
こうして、シリコン基板10上に、ゲート電極20、ソース/ドレイン拡散層24、26を有するメモリセルトランジスタを形成する。
【0025】
次いで、全面に、例えばCVD法により、例えば膜厚35nmのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極20及びシリコン窒化膜22の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜28を形成する(図3(c)、図5(a))。
【0026】
次いで、全面に、例えばCVD法により例えばBPSG膜を堆積した後、リフロー法及びCMP法等により、シリコン窒化膜18が露出するまでその表面を研磨し、表面が平坦化されたBPSG膜よりなる層間絶縁膜30を形成する。
【0027】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜30に、ソース/ドレイン拡散層24に達するスルーホール32と、ソース/ドレイン拡散層26に達するコンタクトホール34とを、ゲート電極20及びサイドウォール絶縁膜28に対して自己整合的に形成する(図3(d)、図5(b))。
【0028】
次いで、層間絶縁膜30に開口されたコンタクトホール32、34内に、プラグ36、38をそれぞれ埋め込む(図4(a)、図5(c))。例えば、CVD法により、砒素ドープした多結晶シリコン膜を堆積した後、CMP法によりシリコン窒化膜22が露出するまで研磨し、コンタクトホール32、34内のみに多結晶シリコン膜よりなるプラグ36、38を選択的に残存させる。
【0029】
次いで、全面に、例えばCVD法により、例えば膜厚200nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜40を形成する。
【0030】
次いで、リソグラフィー技術及びエッチング技術により、プラグ36に達するコンタクトホール42を層間絶縁膜40に形成する(図4(b)、図5(d))。
【0031】
次いで、層間絶縁膜40上に、コンタクトホール42を介してプラグ36に接続されたビット線48を形成する(図4(c)、図6(a))。例えば、まず、スパッタ法により、膜厚45nmの窒化チタン(TiN)/チタン(Ti)の積層構造よりなる密着層50と、膜厚250nmのタングステン(W)膜51とを順次堆積する。次いで、CMP法によりタングステン膜51を研磨し、コンタクトホール42内にタングステン膜51よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚30nmのタングステン膜52を堆積する。次いで、CVD法により、タングステン膜52上に、膜厚200nmのシリコン窒化膜54を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜54、タングステン膜52及び密着層50をパターニングし、上面がシリコン窒化膜54に覆われ、密着層50及びタングステン膜52よりなり、プラグ36を介してソース/ドレイン拡散層24に接続されたビット線48を形成する。
【0032】
次いで、全面に、例えばCVD法により、例えば膜厚20nmのシリコン窒化膜を堆積した後にエッチバックし、ビット線48及びシリコン窒化膜54の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜56を形成する(図6(b))。
【0033】
次いで、全面に、例えばCVD法により、例えば膜厚400nmのシリコン酸化膜を堆積し、CMP法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜58を形成する。
【0034】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜58、40に、プラグ38に達するコンタクトホール60を形成する(図6(c))。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線48上を覆うシリコン窒化膜54及びビット線48の側壁に形成されたサイドウォール絶縁膜56に自己整合でコンタクトホール60を開口することができる。
【0035】
次いで、全面に、例えばスパッタ法により、膜厚25nmの窒化チタン/チタンの積層構造よりなる密着層と、膜厚250nmのタングステン膜とを堆積した後、層間絶縁膜58の表面が露出するまでCMP法により研磨し、コンタクトホール60内に埋め込まれたプラグ62を形成する(図7(a))。
【0036】
次いで、全面に、例えばCVD法により、例えば膜厚40nm程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜64を形成する。
【0037】
次いで、エッチングストッパ膜64上に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜66を形成する。
【0038】
次いで、層間絶縁膜66上に、例えばCVD法により、例えば膜厚40nm程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜68を形成する。
【0039】
次いで、エッチングストッパ膜68上に、例えばCVD法により、例えば膜厚600nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜70を形成する(図7(b))。
【0040】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜70、エッチングストッパ膜68、層間絶縁膜66、エッチングストッパ膜64をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ62に達する開口部72を形成する(図8(a))。
【0041】
次いで、全面に、例えばCVD法により、膜厚10nmの窒化チタン膜と、膜厚40nmのルテニウム(Ru)膜とを堆積する。
【0042】
次いで、フォトレジスト膜(図示せず)を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部72内を埋め込む。
【0043】
次いで、例えばCMP法及び反応性イオンエッチング法により、層間絶縁膜70の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部72内のフォトレジスト膜を除去し、開口部72の内壁に沿って形成され、窒化チタン膜よりなる密着層74と、ルテニウム膜よりなる蓄積電極76とを形成する(図8(b))。
【0044】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜68をストッパとして、層間絶縁膜70を選択的にエッチングする。
【0045】
次いで、密着層74を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極76、エッチングストッパ膜68、層間絶縁膜66に対して選択的にエッチングする(図9(a))。このエッチングは、密着層74と後に形成するキャパシタ誘電体膜78との相性が悪い場合を考慮したものであり、密着層74と蓄積電極76との相性がよい場合には、必ずしも密着層74を除去する必要はない。密着層74のエッチングは、少なくともエッチングストッパ膜68と蓄積電極76との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特願平10−315370号明細書に詳述されている。
【0046】
次いで、全面に、例えばCVD法により、例えば膜厚10〜30nmのタンタル酸化膜を堆積し、タンタル酸化膜よりなるキャパシタ誘電体膜78を形成する。例えば、酸素とペントエトキシタンタル(Ta(OC2H5)5)との混合ガスを用い、基板温度を460℃、圧力を0.5Torrとして成膜することにより、タンタル酸化膜(Ta2O5)よりなるキャパシタ誘電体膜78を形成する。なお、このように成膜されたタンタル酸化膜はアモルファス状態である。
【0047】
次いで、水素ラジカル中で、例えば温度400℃、1時間の熱処理を行い、タンタル酸化膜を結晶化させる。水素ラジカル中での熱処理は、例えばダウンフロータイプのプラズマ発生装置を用い、水素ガスやアンモニア等の水素を含むガスをプラズマ化して水素ラジカルを生成し、基板をこの水素ラジカルに曝すことにより行うことができる。水素ラジカル中における熱処理を行うことにより、きわめて低温での結晶化が可能となる。
【0048】
タンタル酸化膜を水素ラジカルに曝すことによって結晶化温度を低温化できる詳細なメカニズムは明らかではないが、本願発明者らは次のように考えている。すなわち、水素ラジカルはタンタル酸化膜中に含まれる炭素などの不純物を除去する効果がある。このため、このような不純物が膜中から取り除かれることによってタンタル酸化膜の結晶化が促進されるためと考えられる。
【0049】
水素ラジカル中にて行う熱処理は、200〜600℃の温度範囲で行う。熱処理温度が200℃よりも低いとタンタル酸化膜が結晶化せず、600℃よりも高いと下層構造を破壊する虞があるからである。また、300℃〜500℃の温度範囲で行うことが更に好ましい。熱処理温度が低すぎると処理時間が長くなり、また、バックエンドプロセスにおける熱処理温度との整合を考慮すると約500℃以下の熱処理が妥当だからである。
【0050】
なお、本願発明者等が鋭意検討を行ったところ、フォーミングガスアニールによってキャパシタの電気特性が劣化する原因は、タンタル酸化膜中に含まれる不純物がフォーミングガスアニール中にキャパシタ誘電体膜78とプレート電極88との界面に析出してバリアハイトを下げるためであることが判った。すなわち、フォーミングガス中に含まれる水素が内部に浸入すると、プレート電極88を構成するルテニウムの触媒作用によって水素ラジカルが発生してタンタル酸化膜中から不純物を除去するように作用するが、タンタル酸化膜中から放出された不純物はプレート電極88を通り抜けることができずにキャパシタ誘電体膜78とプレート電極88との界面に析出し、その結果、キャパシタ誘電体膜78のバリアハイトが低下してリーク電流が増大してしまう。
【0051】
本実施形態による半導体装置の製造方法のように、プレート電極88の形成前に予めタンタル酸化膜中から不純物を取り除いておくことにより、フォーミングガスアニール中に不純物がキャパシタ誘電体膜78とプレート電極88との界面に析出することはなく、キャパシタのリーク電流を低減することができる。かかる観点から考慮すると、水素ラジカル中での熱処理工程は、フォーミングガスアニールと同程度或いはそれ以上の熱処理を加えることが好ましいと考えられる。
【0052】
次いで、酸素を含む雰囲気中で熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。この熱処理により、キャパシタのリーク電流を更に低減することができる。例えば、UV−O3中で、温度480℃、2時間の熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。
【0053】
このようにして、水素ラジカル中及びUV−O3中においてタンタル酸化膜の熱処理を行うことにより、タンタル酸化膜を結晶化して高い誘電率を有しリーク電流の少ない良質なキャパシタ誘電体膜78を形成することができる(図9(b))。
【0054】
次いで、全面に、例えばCVD法により、例えば膜厚30〜50nmのルテニウム膜を堆積する。例えば、スパッタ法により膜厚約10nmのシード層を形成した後、CVD法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜を形成する。CVDによる成膜では、例えば、成膜温度を300℃、圧力を0.05Torr、ルテニウム源としてのRu(EtCp)2の流量を0.06cc、O2ガス流量を160sccmとしてルテニウム膜を成膜する。
【0055】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜をパターニングし、ルテニウム膜よりなるプレート電極88を形成する(図10)。例えば、ルテニウム膜は、圧力を0.1Torr、パワーを500W、ガス流量をCl2/O2=50/500sccmとしてエッチングすることができる。
【0056】
次いで、全面に、例えばCVD法により、例えば膜厚1000nmのシリコン酸化膜を堆積し、CMP法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜90を形成する。
【0057】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜90を貫きプレート電極88に達するコンタクトホール92と、層間絶縁膜90、エッチングストッパ膜68、層間絶縁膜66、エッチングストッパ膜64及びシリコン窒化膜54を貫きビット線48に達するコンタクトホール94とを形成する(図11)。例えば、層間絶縁膜90及び層間絶縁膜66は、圧力を0.05Torr、パワーを1500W、ガス流量をC4F8/CO/Ar/O2=15/300/350/5sccmとして、シリコン窒化膜に対してエッチング選択性を確保しうる条件でエッチングし、エッチングストッパ膜68、64及びシリコン窒化膜54は、圧力を0.05Torr、パワーを1500W、ガス流量をCHF3/CO/O2=50/150/5sccmとして、シリコン酸化膜に対してエッチング選択性を確保しうる条件でエッチングする。
【0058】
次いで、全面に、例えばスパッタ法により、膜厚25nmの窒化チタン/チタンの積層構造よりなる密着層と、膜厚250nmのタングステン膜とを堆積した後、層間絶縁膜90の表面が露出するまでCMP法により研磨し、コンタクトホール92内に埋め込まれたプラグ96と、コンタクトホール94内に埋め込まれたプラグ98とを形成する。
【0059】
次いで、フォーミングガス(3%H2+97%N2)中で、例えば400℃、1時間のアニールを行う。この際、フォーミングガス中に含まれる水素が内部に浸入し、プレート電極88を構成するルテニウムの触媒作用により水素ラジカルが発生するが、前述の水素ラジカル中での熱処理によってタンタル酸化膜中の不純物は除去されているため、フォーミングガスアニール中に不純物がキャパシタ誘電体膜78とプレート電極88との界面に析出してタンタル酸化膜の特性を劣化することはない。
【0060】
次いで、全面に、例えばスパッタ法により、膜厚10nmのバリアメタルとなる窒化チタン膜と、膜厚300nmのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ96、98を介して下層配線に接続された配線層100を形成する。
【0061】
次いで、全面に、例えばCVD法により、例えば膜厚1000nmのシリコン酸化膜を堆積し、CMP法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜102を形成する。
【0062】
こうして、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMを製造することができる。
【0063】
このように、本実施形態によれば、タンタル酸化膜の成膜後に水素ラジカル中で熱処理を行うので、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うので、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【0064】
[第2実施形態]
本発明の第2実施形態による半導体装置の製造方法について図13を用いて説明する。なお、図1乃至図12に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0065】
図13は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0066】
まず、例えば図3(a)乃至図4(c)及び図5(a)乃至図9(a)に示す第1実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、蓄積電極76等を形成する。
【0067】
次いで、全面に、例えばCVD法により、例えば膜厚10〜30nmのタンタル酸化膜を堆積し、タンタル酸化膜よりなるキャパシタ誘電体膜78を形成する。
【0068】
次いで、全面に、例えばスパッタ法により、例えば膜厚約10nmのルテニウム膜80を形成する。このとき、スパッタ法による成膜はステップカバレッジに劣っているため、蓄積電極76の間隙などの狭い領域には堆積されず、蓄積電極76の最上部や蓄積電極76が形成されていない領域に堆積される(図13(a))。なお、このルテニウム膜80は、後工程でルテニウム膜よりなるプレート電極88をCVD法にて形成する際に、シード層として用いることができる。
【0069】
次いで、水素を含む雰囲気、例えばフォーミングガス(3%H2+97%N2)雰囲気中で、例えば温度400℃、1時間の熱処理を行う。この熱処理の際、基板に到達した水素ガスはルテニウム膜80による触媒作用によって水素ラジカルとなり、第1実施形態による場合と同様に、タンタル酸化膜を結晶化するとともに膜中の不純物を除去する。これにより、タンタル酸化膜の膜質を向上することができる。
【0070】
蓄積電極76の最上部にはルテニウム膜80があるため、この領域のキャパシタ誘電体膜78とルテニウム膜88との界面には不純物が析出して残存する可能性がある。しかしながら、この領域のキャパシタ誘電体膜78の膜質劣化による電気特性への影響は全体としてみれば僅かであるので、不純物除去の効果は十分に得ることができる。なお、ルテニウム膜80は、タンタル酸化膜の結晶化には何ら影響を与えるものではない。
【0071】
次いで、UV−O3中で、例えば温度480℃、2時間の熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。この熱処理により、キャパシタのリーク電流を更に低減することができる。
【0072】
このようにして、水素ガスを含む雰囲気中及びUV−O3中においてタンタル酸化膜の熱処理を行うことにより、タンタル酸化膜を結晶化して高い誘電率を有しリーク電流の少ない良質な膜を形成することができる。
【0073】
次いで、全面に、例えばCVD法により、例えば膜厚30〜50nmのルテニウム膜82を堆積する。例えば、ルテニウム膜80をシード層として、成膜温度を300℃、圧力を0.05Torr、ルテニウム源としてのRu(EtCp)2の流量を0.06cc、O2ガス流量を160sccmとしてルテニウム膜82を成膜する。
【0074】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜80,82をパターニングし、ルテニウム膜よりなるプレート電極88を形成する(図13(b))。
【0075】
この後、例えば図11及び図12に示す第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜90,102、プラグ96,98、配線100等を形成し、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMを製造する。
【0076】
このように、本実施形態によれば、タンタル酸化膜上にルテニウム膜が形成された状態で水素ガスを含む雰囲気中で熱処理を行うので、ルテニウムの触媒作用によって水素ラジカルが生成され、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うので、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【0077】
[第3実施形態]
本発明の第3実施形態による半導体装置の製造方法について図14及び図15を用いて説明する。なお、図1乃至図13に示す第1及び第2実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0078】
図14は本実施形態による半導体装置の製造方法を示す工程断面図、図15は種々の熱処理条件によってタンタル酸化膜の結晶化を行った試料におけるX線回折スペクトルを示すグラフである。
【0079】
まず、例えば図3(a)乃至図4(c)及び図5(a)乃至図9(a)に示す第1実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、蓄積電極76等を形成する。
【0080】
次いで、全面に、例えばCVD法により、例えば膜厚10〜30nmのタンタル酸化膜を堆積し、タンタル酸化膜よりなるキャパシタ誘電体膜78を形成する。
【0081】
次いで、全面に、例えばCVD法により、例えば膜厚20〜50nmのルテニウム膜84を堆積する。例えば、スパッタ法により膜厚約5〜15nmのシード層を形成した後、CVD法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜84を形成する(図14(a))。CVDによる成膜では、例えば、成膜温度を300℃、圧力を0.05Torr、ルテニウム源としてのRu(EtCp)2の流量を0.06cc、O2ガス流量を160sccmとしてルテニウム膜を成膜する。
【0082】
次いで、水素を含む雰囲気、例えばフォーミングガス(3%H2+97%N2)雰囲気中で、例えば温度400℃、1時間の熱処理を行う。この熱処理の際、基板に到達した水素ガスはルテニウム膜84による触媒作用によって水素ラジカルとなり、第1実施形態による場合と同様に、タンタル酸化膜を結晶化するとともに膜中の不純物を除去する。これにより、タンタル酸化膜の膜質を向上することができる。
【0083】
次いで、例えばCe(NH3)4・2NH3+HNO3を用いたウェットエッチングにより、ルテニウム膜84を選択的に除去する。
【0084】
次いで、UV−O3中で、例えば温度480℃、2時間の熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。この熱処理により、キャパシタのリーク電流を更に低減することができる。
【0085】
このようにして、水素ガスを含む雰囲気中及びUV−O3中においてタンタル酸化膜の熱処理を行うことにより、タンタル酸化膜を結晶化して高い誘電率を有しリーク電流の少ない良質な膜を形成することができる。
【0086】
次いで、全面に、例えばCVD法により、例えば膜厚30〜50nmのルテニウム膜82を堆積する。例えば、ルテニウム膜80をシード層として、成膜温度を300℃、圧力を0.05Torr、ルテニウム源としてのRu(EtCp)2の流量を0.06cc、O2ガス流量を160sccmとしてルテニウム膜82を成膜する。
【0087】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜80,82をパターニングし、ルテニウム膜よりなるプレート電極88を形成する(図14(b))。
【0088】
この後、例えば図11及び図12に示す第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜90,102、プラグ96,98、配線100等を形成し、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMを製造する。
【0089】
図15は、種々の熱処理条件によってタンタル酸化膜の結晶化を行った試料におけるX線回折スペクトルを示すグラフである。なお、図15(a)は2θ=15〜75度の範囲におけるスペクトルを示しており、図15(b)は図15(a)における2θ=19〜23度の範囲の拡大図を示している。
【0090】
図中、○印は結晶化の熱処理を行っていない試料(比較例)のスペクトルを、△印は窒素雰囲気中で500℃、1時間の熱処理を行った試料(比較例)のスペクトルを、×印はフォーミングガス雰囲気中で400℃、1時間の熱処理を行った試料(本発明)のスペクトルを、□印は窒素雰囲気中で500℃、1時間の熱処理を行った後、フォーミングガス雰囲気中で400℃、1時間の熱処理を行った試料(比較例)のスペクトルを示している。測定した試料の構造は、シリコン基板上に、バリアメタル層としてのTiN膜/Ti膜、スパッタにより堆積した膜厚50nmのルテニウム膜(蓄積電極)、CVDにより堆積した膜厚15nmのタンタル酸化膜(キャパシタ誘電体膜)、スパッタにより堆積した膜厚10nmのルテニウム膜(プレート電極)を順次形成したものである。
【0091】
図示するように、上記試料のうち、フォーミングガス雰囲気中で400℃、1時間の熱処理を行った試料(×印)では、2θが約21℃の近傍にタンタル酸化膜(1 11 0)及びタンタル酸化膜(2 0 0)のピークが観察されており、タンタル酸化膜が結晶化していることが判った。なお、図示しないが、タンタル酸化膜が結晶化していることは、透過型電子顕微鏡による断面観察によっても確認された。一方、窒素雰囲気中で熱処理を行った試料では、たとえ窒素アニール後にフォーミングガスアニールを行ってもタンタル酸化膜は結晶化しなかった。
【0092】
このように、本実施形態によれば、タンタル酸化膜上にルテニウム膜が形成された状態で水素ガスを含む雰囲気中で熱処理を行うので、ルテニウムの触媒作用によって水素ラジカルが生成され、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うので、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【0093】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
【0094】
例えば、上記第2及び第3実施形態では、堆積直後のタンタル酸化膜中に含まれる不純物が結晶化の際にプレート電極とキャパシタ誘電体膜との界面に析出することを考慮して、キャパシタ誘電体膜上の一部のみにルテニウム膜を形成し、或いは、キャパシタ誘電体膜上を覆うルテニウム膜を結晶化の後に除去するようにしているが、必ずしもこのようにする必要はない。例えば、不純物混入の少ない良質のタンタル酸化膜の成膜が可能であり結晶化の際の析出による影響が少ないような場合には、全面を覆うルテニウム膜を形成した後に結晶化を行い、このルテニウム膜をプレート電極として用いてもよい。
【0095】
また、上記実施形態では、ルテニウム膜によりプレート電極を形成したが、他の材料によってプレート電極を形成してもよい。プレート電極を構成する材料としては、キャパシタ誘電体膜を構成するタンタル酸化膜と相性のよい材料を適宜選択すればよく、例えば、プラチナ(Pt)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)等を適用することができる。これら材料はいずれもがルテニウムと同様に水素に対する触媒作用を有しており、触媒作用を利用する第2及び第3実施形態にも適用可能である。
【0096】
また、上記実施形態では、組成比がTa2O5であるタンタル酸化膜のみを記載しているが、化学量論的組成を有するタンタル酸化膜を代表的に記述しただけであり、他の組成比を有するタンタル酸化膜を排除するものではない。例えば、上記組成比近傍の組成比を有するタンタル酸化膜であっても、本発明を同様に適用することができる。
【0097】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【0098】
(付記1) 基板上に、アモルファス状のタンタル酸化膜を堆積する工程と、前記タンタル酸化膜が形成された前記基板を水素ラジカルを含む雰囲気中で熱処理し、前記タンタル酸化膜を結晶化する工程とを有することを特徴とするタンタル酸化膜の結晶化方法。
【0099】
(付記2) 付記1記載のタンタル酸化膜の結晶化方法において、前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程を更に有し、前記タンタル酸化膜を結晶化する工程では、水素を含む雰囲気中で熱処理を行い、前記金属膜の触媒作用によって水素ラジカルを生成することを特徴とするタンタル酸化膜の結晶化方法。
【0100】
(付記3) 付記1又は2記載のタンタル酸化膜の結晶化方法において、前記タンタル酸化膜を結晶化する工程の後に、酸素を含む雰囲気中で熱処理を行う工程を更に有することを特徴とするタンタル酸化膜の結晶化方法。
【0101】
(付記4) 付記2又は3記載のタンタル酸化膜の結晶化方法において、前記金属膜は、プラチナ膜、ルテニウム膜、パラジウム膜、オスミウム膜又はイリジウム膜であることを特徴とするタンタル酸化膜の結晶化方法。
【0102】
(付記5) 半導体基板上に、下部電極を形成する工程と、前記下部電極上に、アモルファス状のタンタル酸化膜を堆積する工程と、前記タンタル酸化膜が形成された前記基板を水素ラジカルを含む雰囲気中で熱処理し、前記タンタル酸化膜を結晶化する工程とを有することを特徴とする半導体装置の製造方法。
【0103】
(付記6) 付記5記載の半導体装置の製造方法において、前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程を更に有し、前記タンタル酸化膜を結晶化する工程では、水素を含む雰囲気中で熱処理を行い、前記金属膜の触媒作用によって水素ラジカルを生成することを特徴とする半導体装置の製造方法。
【0104】
(付記7) 付記6記載の半導体装置の製造方法において、前記タンタル酸化膜を結晶化する工程の後に、前記金属膜を除去する工程と、前記タンタル酸化膜上に上部電極を形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【0105】
(付記8) 付記6記載の半導体装置の製造方法において、前記金属膜により上部電極を形成することを特徴とする半導体装置の製造方法。
【0106】
(付記9) 付記5乃至8のいずれか1項に記載の半導体装置の製造方法において、前記タンタル酸化膜を結晶化する工程の後に、酸素を含む雰囲気中で熱処理を行う工程を更に有することを特徴とする半導体装置の製造方法。
【0107】
(付記10) 付記5乃至9のいずれか1項に記載の半導体装置の製造方法において、前記金属膜は、プラチナ膜、ルテニウム膜、パラジウム膜、オスミウム膜又はイリジウム膜であることを特徴とする半導体装置の製造方法。
【0108】
【発明の効果】
以上の通り、本発明によれば、タンタル酸化膜の堆積後に水素ラジカルを含む雰囲気中で熱処理を行うことにより、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うことにより、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の構造を示す平面図である。
【図2】本発明の第1実施形態による半導体装置の構造を示す概略断面図である。
【図3】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図4】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図5】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図6】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図7】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図8】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
【図9】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その7)である。
【図10】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その8)である。
【図11】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その9)である。
【図12】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その10)である。
【図13】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図である。
【図14】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図である。
【図15】種々の熱処理条件によってタンタル酸化膜の結晶化を行った試料におけるX線回折スペクトルを示すグラフである。
【符号の説明】
10…シリコン基板
12…素子分離膜
14…ゲート絶縁膜
16…多結晶シリコン膜
18,52…タングステン膜
20…ゲート電極
22、54…シリコン窒化膜
24、26…ソース/ドレイン拡散層
28、56…サイドウォール絶縁膜
30、40、58、66、70、90、102…層間絶縁膜
32、34、60、92、94…コンタクトホール
36、38、62、96、98…プラグ
48…ビット線
50、74…密着層
64、68…エッチングストッパ膜
72…開口部
76…蓄積電極
78…キャパシタ誘電体膜
80,82,84…ルテニウム膜
88…プレート電極
100…配線層
Claims (3)
- 半導体基板上方に、下部電極を形成する工程と、
前記下部電極上に、アモルファス状のタンタル酸化膜を堆積する工程と、
前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程と、
前記金属膜を形成する工程の後に、前記タンタル酸化膜が形成された前記基板を水素を含む雰囲気中で熱処理し、前記金属膜の触媒作用によって水素ラジカルを生成して前記タンタル酸化膜を結晶化する工程と、
前記タンタル酸化膜を結晶化する工程の後に、前記金属膜を除去し、前記タンタル酸化膜上に上部電極を形成する工程と
を有する事を特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記金属膜が、プラチナ膜、ルテニウム膜、パラジウム膜、オスミウム膜、又はイリジウム膜である
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記タンタル酸化膜を結晶化する工程の後に、酸素を含む雰囲気中で熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
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