JP2003264245A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 貴金属電極を用いたキャパシタを有する半導
体装置及びその製造方法において、貴金属によるクロス
コンタミを防止しうる半導体装置及びその製造方法を提
供する。 【解決手段】 下部電極７６と、下部電極７６上に形成
されたキャパシタ誘電体膜７８と、キャパシタ誘電体膜
７８上に形成された貴金属よりなる上部電極８８と、上
部電極８８上に形成され、上部電極８８とほぼ等しい形
状にパターニングされ、構成元素に酸素を含まない膜８
２とを有する。このように半導体装置を構成することに
より、上部電極８８上に酸素を含む雰囲気中で成膜を行
う際に貴金属材料が酸化・昇華することを抑制すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、貴金属電極を用いたキャパシ
タを有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭは、１トランジスタ、１キャパ
シタで構成できる半導体記憶装置であり、従来より高密
度・高集積化された半導体記憶装置を製造するための構
造や製造方法が種々検討されている。特に、ＤＲＡＭに
おけるキャパシタの構造は高集積化に多大な影響を与え
るため、如何にして装置の高集積化を阻害せずに所望の
蓄積容量を確保するかが重要である。

【０００３】高集積化を図るためにはメモリセル面積を
縮小することが不可欠であり、キャパシタの形成される
面積をも小さくする必要がある。そこで、柱状やシリン
ダ状のキャパシタ構造を採用することにより高さ方向に
キャパシタの表面積を広げ、キャパシタが形成される領
域の面積を増加することなく所望の蓄積容量を確保する
ことが提案されている。

【０００４】更に、キャパシタ誘電体膜としても、従来
のシリコン酸化膜やシリコン窒化膜よりも大きな誘電率
を有する酸化タンタル膜（ＴａＯｘ）、ＢＳＴ（ＢａＳ
ｒＴｉＯｘ）、ＳＴＯ（ＳｒＴｉＯｘ）などの高誘電率
膜を用い、より蓄積容量を高める検討がなされている。

【０００５】これら高誘電率膜をキャパシタ誘電体膜と
して用いる場合、電極材料としては酸化耐性に優れ且つ
キャパシタ誘電体膜と反応しない材料が必要である。そ
こで、このような電極材料として、ルテニウム（Ｒｕ）
やイリジウム（Ｉｒ）などの貴金属材料が検討されてい
る。貴金属材料は、上記酸化物誘電体膜を形成する際に
界面が酸化されても、酸化物（ＲｕＯｘやＩｒＯｘ）が
導体であるため、キャパシタ容量を減らしたりリーク電
流が増大することを防ぐことができるものと考えられて
いる。

【０００６】

【発明が解決しようとする課題】しかしながら、貴金属
材料の酸化物は比較的低温で揮発性を有するため、貴金
属材料が形成された基板を酸素雰囲気中に導入すると、
形成された酸化物が揮発して反応室を貴金属汚染してし
まうことがあった。最も顕著な例は、記憶素子の上部の
電極（プレート電極）を形成した後に見られ、プレート
電極上に層間絶縁膜としてのシリコン酸化膜を形成する
際に、シリコン酸化膜の成膜を行う反応室が貴金属汚染
してしまう。また、この反応室で別のウェーハを処理す
ると、汚染物がそのウェーハにも付着する、いわゆるク
ロスコンタミが生じてしまう。

【０００７】貴金属材料のうち、特にルテニウムは、シ
リコン中における拡散速度が速く、拡散長を短くするキ
ラーとして働くことから、クロスコンタミは防止しなけ
ればならない。

【０００８】本発明の目的は、貴金属電極を用いたキャ
パシタを有する半導体装置及びその製造方法において、
貴金属によるクロスコンタミを防止しうる半導体装置及
びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、基板上に形
成された下部電極と、前記下部電極上に形成されたキャ
パシタ誘電体膜と、前記キャパシタ誘電体膜上に形成さ
れた貴金属よりなる上部電極と、前記上部電極上に形成
され、前記上部電極とほぼ等しい形状にパターニングさ
れ、構成元素に酸素を含まない第１の膜とを有すること
を特徴とする半導体装置によって達成される。

【００１０】また、上記目的は、基板上に、下部電極を
形成する工程と、前記下部電極上に、キャパシタ誘電体
膜を形成する工程と、前記キャパシタ誘電体膜上に、貴
金属よりなる第１の膜を形成する工程と、前記第１の膜
上に、構成元素に酸素を含まない第２の膜を形成する工
程と、前記第１の膜及び前記第２の膜をパターニング
し、前記第１の膜よりなる上部電極を形成する工程とを
有することを特徴とする半導体装置の製造方法によって
も達成される。

【００１１】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法について図１
乃至図１３を用いて説明する。

【００１２】図１は本実施形態による半導体装置の構造
を示す平面図、図２は本実施形態による半導体装置の構
造を示す概略断面図、図３乃至図１３は本実施形態によ
る半導体装置の製造方法を示す工程断面図である。

【００１３】はじめに、本実施形態による半導体装置の
構造について図１及び図２を用いて説明する。

【００１４】シリコン基板１０上には、素子領域を画定
する素子分離膜１２が形成されている。素子領域上に
は、ゲート電極２０とソース／ドレイン拡散層２４、２
６とを有するメモリセルトランジスタが形成されてい
る。ゲート電極２０は、図１に示すように、ワード線を
兼ねる導電膜としても機能する。メモリセルトランジス
タが形成されたシリコン基板１０上には、ソース／ドレ
イン拡散層２４に接続されたプラグ３６及びソース／ド
レイン拡散層２６に接続されたプラグ３８とが埋め込ま
れた層間絶縁膜３０が形成されている。

【００１５】層間絶縁膜３０上には、層間絶縁膜４０が
形成されている。層間絶縁膜４０上には、プラグ３６を
介してソース／ドレイン拡散層２４に接続されたビット
線４８が形成されている。ビット線４８は、図１に示す
ように、ワード線（ゲート電極２０）と交わる方向に延
在して複数形成されている。ビット線４８が形成された
層間絶縁膜４０上には、層間絶縁膜５８が形成されてい
る。層間絶縁膜５８には、プラグ３８に接続されたプラ
グ６２が埋め込まれている。

【００１６】層間絶縁膜５８上には、エッチングストッ
パ膜６４、層間絶縁膜６６及びエッチングストッパ膜６
８が形成されている。エッチングストッパ膜６８上に
は、エッチングストッパ膜６８、層間絶縁膜６６、エッ
チングストッパ膜６４を貫きプラグ６２に接続され、エ
ッチングストッパ膜６８上に突出して形成されたシリン
ダ状の蓄積電極７６が形成されている。蓄積電極７６上
には、酸化タンタル膜よりなるキャパシタ誘電体膜７８
を介して、ルテニウム膜よりなるプレート電極８８が形
成されている。プレート電極８８上には、水素を多量に
（例えば約３０％）含有するシリコン窒化膜８２が形成
されている。シリコン窒化膜８２上及びエッチングスト
ッパ膜６８上には、層間絶縁膜９０が形成されている。
層間絶縁膜９０上には、プラグ９６を介してプレート電
極８８に接続され、或いは、プラグ９８を介してビット
線４８に接続された配線層１００が形成されている。配
線層１００が形成された層間絶縁膜９０上には、層間絶
縁膜１０２が形成されている。

【００１７】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭが構成されてい
る。

【００１８】このように、本実施形態による半導体装置
は、プレート電極８８上に、シリコン窒化膜８２が形成
されていることに主たる特徴がある。このようにして半
導体装置を構成することにより、層間絶縁膜９０を堆積
する際には、ルテニウム膜よりなるプレート電極８８は
周縁部において僅かに露出しているだけであり、プレー
ト電極８８が酸化・昇華されて層間絶縁膜９０を堆積す
る成膜装置の反応室を汚染することを抑制することがで
きる。また、プレート電極８８の端部を、図２に示すよ
うに、シリコン窒化膜８２の端部よりも内側に位置させ
ることにより、プレート電極８８が酸化・昇華されるこ
とを更に抑制することができる。

【００１９】また、シリコン窒化膜８２に多量の水素を
含ませることにより、バックエンドプロセスの熱処理工
程において膜中の水素が放出され、キャパシタに供給さ
れる。キャパシタに供給された水素は、キャパシタ誘電
体膜７８中の不純物を還元して除去する効果を有する。
これにより、キャパシタの電気特性を向上することがで
きる。

【００２０】次に、本実施形態による半導体装置の製造
方法について図３乃至図１３を用いて説明する。なお、
図３及び図４は図１のＡ−Ａ′線断面における工程断面
図を表し、図５乃至図１３は、図１のＢ−Ｂ′線断面に
おける工程断面図を表している。

【００２１】まず、シリコン基板１０の主表面上に、例
えば、ＳＴＩ（Shallow Trench Isolation）法により、
素子分離膜１２を形成する（図３（ａ））。例えば、ま
ず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒
化膜（図示せず）を形成する。次いで、このシリコン窒
化膜を、素子領域となる領域に残存するようにパターニ
ングする。次いで、パターニングしたシリコン窒化膜を
ハードマスクとしてシリコン基板１０をエッチングし、
シリコン基板１０に例えば深さ２００ｎｍの素子分離溝
を形成する。次いで、例えばＣＶＤ法によりシリコン酸
化膜を全面に堆積した後、シリコン窒化膜が露出するま
でこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Ch
emical Mechanical Polishing）法により研磨し、素子
分離溝内に選択的にシリコン酸化膜を残存させる。この
後、シリコン窒化膜を除去し、シリコン基板１０の素子
分離溝に埋め込まれたシリコン酸化膜よりなる素子分離
膜１２を形成する。

【００２２】次いで、メモリセル領域のシリコン基板１
０中にＰウェル（図示せず）を形成し、しきい値電圧制
御のためのイオン注入を行う。

【００２３】次いで、素子分離膜１２により画定された
複数の素子領域上に、例えば熱酸化法により、例えば膜
厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を
形成する。なお、ゲート絶縁膜１４としては、シリコン
窒化酸化膜などの他の絶縁膜を適用してもよい。

【００２４】次いで、ゲート絶縁膜１４上に、例えばポ
リシリコン膜１６とタングステン膜１８との積層膜より
なるポリメタル構造のゲート電極２０を形成する（図３
（ｂ））。例えば、膜厚７０ｎｍのポリシリコン膜１６
と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜
（図示せず）と、膜厚４０ｎｍのタングステン膜１８
と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積
した後、リソグラフィー及びドライエッチングによりこ
れら膜を同一の形状にパターニングし、上面がシリコン
窒化膜２２で覆われ、タングステンナイトライド膜を介
してポリシリコン膜１６及びタングステン膜１８が積層
されてなるポリメタル構造のゲート電極２０を形成す
る。なお、ゲート電極２０は、ポリメタル構造に限られ
るものではなく、ポリゲート構造、ポリサイド構造、或
いは、金属ゲート等を適用してもよい。

【００２５】次いで、ゲート電極２０をマスクとしてイ
オン注入を行い、ゲート電極２０の両側のシリコン基板
１０中にソース／ドレイン拡散層２４、２６を形成す
る。

【００２６】こうして、シリコン基板１０上に、ゲート
電極２０、ソース／ドレイン拡散層２４、２６を有する
メモリセルトランジスタを形成する。

【００２７】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚３５ｎｍのシリコン窒化膜を堆積した後にエ
ッチバックし、ゲート電極２０及びシリコン窒化膜２２
の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜
２８を形成する（図３（ｃ）、図５（ａ））。

【００２８】次いで、全面に、例えばＣＶＤ法により例
えばＢＰＳＧ膜を堆積した後、リフロー法及びＣＭＰ法
等により、シリコン窒化膜１８が露出するまでその表面
を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間
絶縁膜３０を形成する。

【００２９】次いで、リソグラフィー及びドライエッチ
ングにより、層間絶縁膜３０に、ソース／ドレイン拡散
層２４に達するスルーホール３２と、ソース／ドレイン
拡散層２６に達するコンタクトホール３４とを、ゲート
電極２０及びサイドウォール絶縁膜２８に対して自己整
合的に形成する（図３（ｄ）、図５（ｂ））。

【００３０】次いで、層間絶縁膜３０に開口されたコン
タクトホール３２、３４内に、プラグ３６、３８をそれ
ぞれ埋め込む（図４（ａ）、図５（ｃ））。例えば、Ｃ
ＶＤ法により、砒素ドープした多結晶シリコン膜を堆積
した後、ＣＭＰ法によりシリコン窒化膜２２が露出する
まで研磨し、コンタクトホール３２、３４内に多結晶シ
リコン膜よりなるプラグ３６，３８を選択的に残存させ
る。

【００３１】次いで、プラグ３６，３８が埋め込まれた
層間絶縁膜３０上に、例えばＣＶＤ法により、例えば膜
厚２００ｎｍのシリコン酸化膜を堆積し、シリコン酸化
膜よりなる層間絶縁膜４０を形成する。

【００３２】次いで、リソグラフィー及びドライエッチ
ングにより、層間絶縁膜４０をパターニングし、プラグ
３６に達するコンタクトホール４２を形成する（図４
（ｂ）、図５（ｄ））。

【００３３】次いで、層間絶縁膜４０上に、コンタクト
ホール４２を介してプラグ３６に接続されたビット線４
８を形成する（図４（ｃ）、図６（ａ））。例えば、ま
ず、スパッタ法により、膜厚４５ｎｍの窒化チタン（Ｔ
ｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０
と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順
次堆積する。次いで、ＣＭＰ法によりタングステン膜５
１を研磨し、コンタクトホール４２内にタングステン膜
５１よりなるプラグを埋め込む。次いで、スパッタ法に
より、膜厚３０ｎｍのタングステン膜５２を堆積する。
次いで、ＣＶＤ法により、タングステン膜５２上に、膜
厚２００ｎｍのシリコン窒化膜５４を堆積する。次い
で、リソグラフィー技術及びエッチング技術により、シ
リコン窒化膜５４、タングステン膜５２及び密着層５０
をパターニングし、上面がシリコン窒化膜５４に覆わ
れ、密着層５０及びタングステン膜５２よりなり、プラ
グ３６を介してソース／ドレイン拡散層２４に接続され
たビット線４８を形成する。

【００３４】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚２０ｎｍのシリコン窒化膜を堆積した後にエ
ッチバックし、ビット線４８及びシリコン窒化膜５４の
側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜
５６を形成する（図６（ｂ））。

【００３５】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭ
Ｐ法によりその表面を研磨する。こうして、表面が平坦
化されたシリコン酸化膜よりなる層間絶縁膜５８を形成
する。

【００３６】次いで、リソグラフィー及びドライエッチ
ングにより、層間絶縁膜５８、４０に、プラグ３８に達
するコンタクトホール６０を形成する（図６（ｃ））。
このとき、シリコン窒化膜に対して高い選択比をもつエ
ッチング条件でシリコン酸化膜をエッチングすることに
より、ビット線４８上を覆うシリコン窒化膜５４及びビ
ット線４８の側壁に形成されたサイドウォール絶縁膜５
６に自己整合でコンタクトホール６０を開口することが
できる。

【００３７】次いで、全面に、例えばスパッタ法によ
り、膜厚２５ｎｍの窒化チタン／チタンの積層構造より
なる密着層と、膜厚２５０ｎｍのタングステン膜とを堆
積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ
法により研磨し、コンタクトホール６０内に埋め込まれ
たプラグ６２を形成する（図７（ａ））。

【００３８】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シ
リコン窒化膜よりなるエッチングストッパ膜６４を形成
する。

【００３９】次いで、エッチングストッパ膜６４上に、
例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコ
ン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜
６６を形成する。

【００４０】次いで、層間絶縁膜６６上に、例えばＣＶ
Ｄ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜
を堆積し、シリコン窒化膜よりなるエッチングストッパ
膜６８を形成する。

【００４１】次いで、エッチングストッパ膜６８上に、
例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコ
ン酸化膜を堆積し、シリコン酸化膜よりなる犠牲膜７０
を形成する（図７（ｂ））。なお、本明細書おいて犠牲
膜とは、蓄積電極を形成する際の支持体として用いる膜
であって、蓄積電極の形成後に除去する膜を意味する。

【００４２】次いで、リソグラフィー及びドライエッチ
ングにより、犠牲膜７０、エッチングストッパ膜６８、
層間絶縁膜６６、エッチングストッパ膜６４をパターニ
ングし、蓄積電極の形成予定領域に、これら膜を貫いて
プラグ６２に達する開口部７２を形成する（図８
（ａ））。

【００４３】次いで、全面に、例えばＣＶＤ法により、
膜厚１０ｎｍの窒化チタン膜と、膜厚４０ｎｍのルテニ
ウム（Ｒｕ）膜とを堆積する。ルテニウム膜の成膜に
は、ルテニウム原料として例えばＲｕ（ＥｔＣｐ）₂を
用い、３３０℃の温度で成膜を行う。

【００４４】次いで、フォトレジスト膜（図示せず）を
塗布し、窒化チタン膜及びルテニウム膜が形成された開
口部７２内を埋め込む。

【００４５】次いで、例えばＣＭＰ法及び反応性イオン
エッチング法により、犠牲膜７０の表面が露出するまで
フォトレジスト膜、ルテニウム膜及び窒化チタン膜を研
磨するとともに、開口部７２内のフォトレジスト膜を除
去し、開口部７２の内壁に沿って形成され、窒化チタン
膜よりなる密着層７４と、ルテニウム膜よりなる蓄積電
極７６とを形成する（図８（ｂ））。

【００４６】次いで、例えば弗酸水溶液を用いたウェッ
トエッチングなどの等方性エッチングにより、エッチン
グストッパ膜６８をストッパとして、犠牲膜７０を選択
的にエッチングする。

【００４７】次いで、密着層７４を、例えば硫酸と過酸
化水素とを含む水溶液により、蓄積電極７６、エッチン
グストッパ膜６８、層間絶縁膜６６に対して選択的にエ
ッチングする（図９（ａ））。このエッチングは、密着
層７４と後に形成するキャパシタ誘電体膜７８との相性
が悪い場合を考慮したものであり、密着層７４と蓄積電
極７６との相性がよい場合には、必ずしも密着層７４を
除去する必要はない。密着層７４のエッチングは、少な
くともエッチングストッパ膜６８と蓄積電極７６との間
に間隙が形成されるまで行うことが望ましい。なお、キ
ャパシタ誘電体膜との相性に基づいて密着層を除去する
技術については、例えば、同一出願人による特開２００
０−１２４４２３号公報に詳述されている。

【００４８】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚１０〜３０ｎｍの酸化タンタル膜を堆積し、
この酸化タンタル膜よりなるキャパシタ誘電体膜７８を
形成する（図９（ｂ））。例えば、酸素とペントエトキ
シタンタル（Ｔａ（ＯＣ₂Ｈ₅）₅）との混合ガスを用
い、基板温度を４８０℃、圧力を１．３Ｔｏｒｒとして
成膜を行い、酸化タンタル膜よりなるキャパシタ誘電体
膜７８を形成する。

【００４９】次いで、ＵＶ−Ｏ₃、Ｏ₃或いはＨ₂Ｏ雰囲
気などにおける熱処理を行い、酸化タンタル膜中の酸素
空孔を充填するとともに、ＰＥＴの加水分解反応を促進
する。例えば、ＵＶ−Ｏ₃中で、温度を４８０℃として
２分間の熱処理を行う。

【００５０】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚３０〜５０ｎｍのルテニウム膜８０を堆積す
る。例えば、スパッタ法により膜厚約１０ｎｍのシード
層を形成した後、ＣＶＤ法によりルテニウム膜を堆積す
ることにより、所定膜厚のルテニウム膜を形成する。Ｃ
ＶＤによるルテニウム膜成の成膜には、ルテニウム原料
として例えばＲｕ（ＥｔＣｐ）₂を用い、３００℃の温
度で成膜を行う。

【００５１】次いで、ルテニウム膜８０上に、例えばプ
ラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコ
ン窒化膜８２を堆積する（図１０（ａ））。

【００５２】ここで、シリコン窒化膜８２は、膜中に約
１５パーセント以上の水素を含有していることが望まし
い。シリコン窒化膜８２中に水素を多量に含ませること
により、後の熱処理工程において膜中の水素が放出さ
れ、キャパシタ誘電体膜７８中の不純物を除去するよう
に作用する。また、キャパシタ誘電体膜７８とプレート
電極８８との間の密着性が向上する。これにより、キャ
パシタの電気特性を向上することができる。ＣＶＤ法に
よりシリコン窒化膜８２を形成する場合にあっては、Ｈ
₂やＮＨ₃といった水素化合物をケミカルとして使用する
ため、成膜初期過程において水素をキャパシタに供給す
る効果もある。

【００５３】なお、本願明細書において膜中に水素を含
有する膜とは、膜中の水素含有量が１５％以上の膜であ
る。膜中の水素含有量を１５％以上にすることにより、
膜中の水素をキャパシタに供給してキャパシタの特性向
上を図ることができる。

【００５４】ＳｉＨ₄とＮＨ₃とをソースガスに用いたプ
ラズマＣＶＤ法の場合、成膜温度を約３５０℃以下に設
定することにより、膜中に数十パーセント以上の水素を
含有するシリコン窒化膜を堆積することができる。例え
ば平行平板型の減圧ＣＶＤ装置を用い、ソースガスとし
て例えばＳｉＨ₄及びＮＨ₃を用い、成膜温度を例えば３
００℃程度とする。これにより、シリコン窒化膜中に
は、３０％程度の水素が含有される。

【００５５】ＳｉＨ₂Ｃｌ₂とＮＨ₃とをソースガスに用
いた熱ＣＶＤ法の場合には、成膜温度を約６５０℃以下
に設定することにより、膜中に数十パーセント以上の水
素を含有するシリコン窒化膜を堆積することができる。
また、Ｓｉ₂Ｈ₆とＮＨ₃とをソースガスに用いた熱ＣＶ
Ｄ法の場合、成膜温度を約６００℃以下に設定すること
により、膜中に数十パーセント以上の水素を含有するシ
リコン窒化膜を堆積することができる。

【００５６】なお、シリコン窒化膜８２の代わりに、原
料ガスに酸素が含まれない膜、例えばチタン膜や窒化チ
タン膜を形成してもよい。キャパシタに水素を供給する
観点からは、水素を吸蔵した金属や化合物、成膜の際に
水素を用いる金属や化合物を用いることが望ましい。チ
タン膜や窒化チタン膜は、このような特徴をも有してい
る。チタン膜中に数十パーセント以上の水素を含有する
場合、例えばＴｉＣｌ ₄とＨ₂とをソースガスに用いたプ
ラズマＣＶＤ法では、成膜温度を５５０℃以下に設定す
る。窒化チタン膜中に数十パーセント以上の水素を含有
する場合、例えばＴｉＣｌ₄とＮＨ₃とをソースガスに用
いたプラズマＣＶＤ法では、成膜温度を５００℃以下に
設定し、例えばＴｉＣｌ₄とＮＨ₃とをソースガスに用い
た熱ＣＶＤ法では、成膜温度を５５０℃以下に設定す
る。窒化チタン膜を用いる場合、プレート電極８８とプ
ラグ９６との間の密着性を向上するための膜としても機
能しうる。

【００５７】次いで、リソグラフィー及びドライエッチ
ングにより、シリコン窒化膜８２、ルテニウム膜８０を
パターニングし、上面がシリコン窒化膜８２により覆わ
れ、ルテニウム膜８０よりなるプレート電極８８を形成
する。

【００５８】次いで、プレート電極８８をパターニング
する際にマスクとして用いたフォトレジスト膜（図示せ
ず）を、酸素プラズマアッシングにより除去する。フォ
トレジスト膜の除去と同時に、プレート電極８８の端部
では、プレート電極８８を構成するルテニウム膜が酸化
・昇華される。これにより、プレート電極８８の端部が
シリコン窒化膜８２の端部よりも内側に位置するように
なる（図１０（ｂ））。

【００５９】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚１６００ｎｍのシリコン酸化膜を堆積し、Ｃ
ＭＰ法によりその表面を研磨し、表面が平坦化されたシ
リコン酸化膜よりなる層間絶縁膜９０を形成する。

【００６０】なお、層間絶縁膜９０を成膜する過程で
は、プレート電極８８は表面に露出していない。また、
プレート電極８８の端部はシリコン窒化膜８２の端部よ
りも内側に位置している。したがって、層間絶縁膜９０
を成膜する過程において、プレート電極８８を構成する
ルテニウムの酸化を抑えることができ、クロスコンタミ
の発生を抑制することができる。

【００６１】次いで、リソグラフィー及びドライエッチ
ングにより、層間絶縁膜９０及びシリコン窒化膜８２を
貫きプレート電極８８に達するコンタクトホール９２
と、層間絶縁膜９０、エッチングストッパ膜６８、層間
絶縁膜６６、エッチングストッパ膜６４及びシリコン窒
化膜５４を貫きビット線４８に達するコンタクトホール
９４とを形成する（図１１）。なお、シリコン窒化膜８
２の代わりにチタン膜或いは窒化チタン膜を用いる場合
には、コンタクトホール９２はチタン膜上或いは窒化チ
タン膜上まで開口すればよい。

【００６２】次いで、全面に、例えばスパッタ法によ
り、膜厚２５ｎｍの窒化チタン／チタンの積層構造より
なる密着層と、膜厚２５０ｎｍのタングステン膜とを堆
積した後、層間絶縁膜９０の表面が露出するまでＣＭＰ
法により研磨し、コンタクトホール９２内に埋め込まれ
たプラグ９６と、コンタクトホール９４内に埋め込まれ
たプラグ９８とを形成する。

【００６３】次いで、全面に、例えばスパッタ法によ
り、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜
と、膜厚３００ｎｍのアルミ膜と、膜厚１０ｎｍの反射
防止膜としての窒化チタン膜と、膜厚５ｎｍのチタン膜
とを堆積してパターニングし、プラグ９６、９８を介し
て下層配線に接続された配線層１００を形成する。

【００６４】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、Ｃ
ＭＰ法によりその表面を研磨し、表面が平坦化されたシ
リコン酸化膜よりなる層間絶縁膜１０２を形成する（図
１２）。

【００６５】次いで、リソグラフィー技術及びエッチン
グ技術により、層間絶縁膜１０２を貫き配線層１００に
達するコンタクトホール１０４を形成する。

【００６６】次いで、全面に、例えばスパッタ法によ
り、膜厚２５ｎｍの窒化チタン／チタンの積層構造より
なる密着層と、膜厚２５０ｎｍのタングステン膜とを堆
積した後、層間絶縁膜１０２の表面が露出するまでＣＭ
Ｐ法により研磨し、コンタクトホール１０４内に埋め込
まれたプラグ１０６を形成する。

【００６７】次いで、全面に、例えばスパッタ法によ
り、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜
と、膜厚１０００ｎｍのアルミ膜とを堆積してパターニ
ングし、プラグ１０６を介して配線層１００に接続され
た配線層１０８を形成する。

【００６８】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚３００ｎｍシリコン酸化膜１１０と、例えば
膜厚６００ｎｍのシリコン窒化膜１１２とを堆積し、最
上層のパッシベーション膜を形成する（図１３）。

【００６９】次いで、フォーミングガス（３％Ｈ₂＋９
７％Ｎ₂）雰囲気中で、例えば４００℃、１時間の熱処
理を行い、トランジスタ特性の回復を行う。

【００７０】上記バックエンドプロセスでは、プラグ９
６，９８，１０６を形成する過程において２回のタング
ステンＣＶＤ工程（約４００℃）、層間絶縁膜９０，１
０２，１１０とを形成する過程において３回のＰＥ−Ｃ
ＶＤ工程（約３５０〜４００℃）、配線層１００を形成
する工程（約４００）℃等の熱処理が行われる。これら
熱処理により、シリコン窒化膜８２中の水素が放出さ
れ、キャパシタ誘電体膜７８中の不純物を除去するよう
に作用する。これにより、キャパシタの電気特性を向上
することができる。

【００７１】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭを製造することが
できる。

【００７２】このように、本実施形態によれば、プレー
ト電極上にシリコン窒化膜を形成するので、プレート電
極を覆う層間絶縁膜を形成する過程においてプレート電
極が酸化・昇華されるのを抑制することができる。これ
により、プレート電極を構成する貴金属材料によるクロ
スコンタミを抑制することができる。

【００７３】また、このシリコン窒化膜中には多量の水
素が含有されているため、バックエンドプロセスの熱処
理工程においてキャパシタに供給される。これにより、
キャパシタ誘電体膜中の不純物が除去され、キャパシタ
の電気特性を向上することができる。

【００７４】また、シリコン窒化膜、チタン膜、窒化チ
タン膜等は、紫外線をカットする効果をも有している。
したがって、プレート電極上にこれら膜を形成すること
により、バックエンドプロセスにおいて、プラズマから
放射される紫外線からキャパシタを保護することができ
る。

【００７５】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法について図１４乃至図
１６を用いて説明する。なお、図１乃至図１３に示す第
１実施形態による半導体装置及びその製造方法と同様の
構成要素には同一の符号を付し説明を省略し或いは簡略
にする。

【００７６】図１４は本実施形態による半導体装置の構
造を示す概略断面図、図１５及び図１６は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。

【００７７】本実施形態による半導体装置は、基本的な
構造は図１及び図２に示す第１実施形態による半導体装
置と同様である。本実施形態による半導体装置が第１実
施形態による半導体装置と異なる点は、図１４に示すよ
うに、プレート電極８８上に形成されたシリコン窒化膜
８２上に、更に酸化タンタル膜８４が形成されているこ
とにある。

【００７８】上述のように、キャパシタの形成後に水素
を含む雰囲気中で熱処理を行うと、キャパシタ誘電体膜
中の不純物が除去され、キャパシタの電気特性を向上す
ることができる。しかしながら、必要以上の水素がキャ
パシタに供給されると、逆にキャパシタの電気特性を劣
化することとなる。例えば、バックエンドプロセスの最
後にはトランジスタの特性回復のためにフォーミングガ
ス雰囲気中での熱処理を行うが、この熱処理によって水
素がキャパシタに供給されると、キャパシタの電気特性
が劣化することがある。

【００７９】そこで、本実施形態による半導体装置で
は、シリコン窒化膜８２上に、水素の拡散を防止する効
果を有する酸化タンタル膜８４を形成している。酸化タ
ンタル膜８４を形成することにより、バックエンドプロ
セス後のフォーミングガスアニール過程ではキャパシタ
に水素が供給されず、フォーミングガスアニールによる
特性劣化は生じない。

【００８０】したがって、本実施形態の半導体装置によ
れば、シリコン窒化膜８２によりクロスコンタミの防止
及びキャパシタへの水素の供給を行うことができるとと
もに、フォーミングガスアニールなどの水素を含む雰囲
気中での熱処理工程における過剰な水素の供給によるキ
ャパシタの電気特性劣化を防止することができる。

【００８１】酸化タンタル膜８４は、プレート電極８８
上にのみ形成されており、周辺回路領域には形成されて
いない。したがって、周辺回路領域のトランジスタはフ
ォーミングガスアニールによって特性向上を図ることが
できる。メモリセルトランジスタに十分な水素を供給で
きないような場合には、例えば特願２００２−２０５１
８号明細書に記載のように、キャパシタの下層に、メモ
リセルトランジスタに水素を供給するための水素供給膜
を設けるようにしてもよい。

【００８２】次に、本実施形態による半導体装置の製造
方法について図１５及び図１６を用いて説明する。

【００８３】まず、例えば図３（ａ）乃至図４（ｃ）及
び図５（ａ）乃至１０（ａ）に示す第１実施形態による
半導体装置の製造方法と同様にして、メモリセルトラン
ジスタ、ビット線４８、蓄積電極７６、キャパシタ誘電
体膜７８等が形成された半導体基板１０上に、プレート
電極８８となるルテニウム膜８０及びシリコン窒化膜８
２を形成する。

【００８４】次いで、例えばＣＶＤ法により、シリコン
窒化膜８２上に、例えば膜厚１０ｎｍの酸化タンタル膜
８４を堆積する（図１５）。例えば、酸素とペントエト
キシタンタル（Ｔａ（ＯＣ₂Ｈ₅）₅）との混合ガスを用
い、基板温度を４８０℃、圧力を１．３Ｔｏｒｒとして
成膜を行い、酸化タンタル膜８４を形成する。

【００８５】なお、酸化タンタル膜８４の代わりに、例
えば膜厚１０ｎｍのアルミナ（Ａｌ ₂Ｏ₃）膜を形成して
もよい。アルミナ膜は、例えばトリメチルアルミ（Ａｌ
（ＣＨ₃）₃））とＨ₂Ｏとの混合ガスを用いたＣＶＤ法
により堆積することができる。

【００８６】次いで、リソグラフィ及びドライエッチン
グにより、酸化タンタル膜８４、シリコン窒化膜８２、
ルテニウム膜８０をパターニングし、上面がシリコン窒
化膜８２及び酸化タンタル膜８４により覆われた、ルテ
ニウム膜８０よりなるプレート電極８８を形成する（図
１６）。

【００８７】次いで、例えば図１１乃至図１３に示す第
１実施形態による半導体装置の製造方法と同様のバック
エンドプロセスを経て、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭを完成する。

【００８８】このように、本実施形態によれば、プレー
ト電極上に、シリコン窒化膜を形成するので、プレート
電極を覆う層間絶縁膜を形成する過程においてプレート
電極が酸化・昇華されるのを抑制することができる。こ
れにより、プレート電極を構成する貴金属材料によるク
ロスコンタミを抑制することができる。

【００８９】また、このシリコン窒化膜中には多量の水
素が含有されているため、バックエンドプロセスの熱処
理工程においてキャパシタに供給される。これにより、
キャパシタ誘電体膜中の不純物が除去され、キャパシタ
の電気特性を向上することができる。

【００９０】また、シリコン窒化膜上に、水素の拡散防
止効果を有する酸化タンタル膜を形成するので、フォー
ミングガスアニールなどの水素を含む雰囲気中での熱処
理工程における過剰な水素の供給によるキャパシタの電
気特性劣化を防止することができる。

【００９１】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。

【００９２】例えば、上記第１実施形態では、プレート
電極８８上にシリコン窒化膜８２を形成しているが、原
料ガスに酸素が含まれない膜であれば、シリコン窒化膜
８２の代わりに用いることができる。半導体装置の製造
プロセスにおける整合性や膜中に水素を容易に導入しう
る観点からは、上述のように、チタン膜や窒化チタン膜
を用いることが好ましい。

【００９３】なお、原料ガスに酸素が含まれない膜は、
換言すれば、構成元素に酸素を含まない膜であるといえ
る。本願明細書において、構成元素に酸素を含まない膜
とは、膜中の酸素含有量が５％以下の膜である。膜中の
酸素含有量を５％以下にすることにより、クロスコンタ
ミを防止することができる。

【００９４】また、成膜装置が貴金属による汚染を許容
しうるものであれば、原料ガスに酸素が含まれる膜であ
ってもシリコン窒化膜８２の代わりに用いることができ
る。例えば、キャパシタ誘電体膜７８を堆積するのに用
いる成膜装置は、貴金属からなる蓄積電極７６が露出し
ている状態で成膜を行うものであり、成膜室は貴金属に
よって汚染されている。したがって、シリコン窒化膜８
２の代わりにこの装置によって例えば酸化タンタル膜を
堆積する場合には、クロスコンタミは問題とはならな
い。

【００９５】また、上記第１実施形態では、ルテニウム
膜８０上にシリコン窒化膜８２のみを形成し、これら膜
をパターニングしてプレート電極８８を形成したが、プ
レート電極８８のパターニング前に、シリコン窒化膜８
２上に１層又は２層以上の他の膜を形成してもい。例え
ば、シリコン窒化膜８２上に、プラズマＣＶＤ法により
シリコン酸化膜よりなる層間絶縁膜を形成することがで
きる。シリコン窒化膜８２上に形成する膜は、原料ガス
に酸素が含まれる膜であっても差し支えない。

【００９６】また、上記第１及び第２実施形態では、水
素を多量に含むシリコン窒化膜８２を形成した後、バッ
クエンドプロセスの熱処理工程によってキャパシタに水
素を供給したが、プレート電極８８の形成後に水素を含
む雰囲気中で熱処理を行うことによりキャパシタに水素
を供給してもよい。この場合、シリコン窒化膜を形成し
なくてもよいし、シリコン窒化膜を形成してもよい。但
し、前者の場合、クロスコンタミが問題となるため、ク
ロスコンタミを許容しうる装置を用いる必要がある。シ
リコン窒化膜を用いる場合には、上記実施形態と同様に
膜中に多量の水素を含有するようにしてもよいし、水素
を含有しなくてもよい。

【００９７】また、上記第１及び第２実施形態では、プ
レート電極８８を形成する際に用いるフォトレジスト膜
の除去と同時にプレート電極８８をサイドエッチングし
ているが、プレート電極８８のパターニングと同時に或
いはその直後に、プレート電極８８をサイドエッチング
するようにしてもよい。なお、プレート電極８８をサイ
ドエッチングするのはプレート電極８８を構成するルテ
ニウム膜が酸化・昇華されるのを抑制するためである
が、プレート電極８８上にシリコン窒化膜８２を形成す
ることによってクロスコンタミを十分に抑制できる場合
には、必ずしもプレート電極８８をサイドエッチングす
る必要はない。

【００９８】また、上記実施形態では、キャパシタの電
極材料としてルテニウム膜を、キャパシタ誘電体膜とし
て酸化タンタル膜をそれぞれ用いた場合を説明したが、
電極材料及びキャパシタ誘電体膜材料はこれに限定され
るものではない。

【００９９】電極材料は、キャパシタ誘電体膜と相性の
よい材料を適宜選択すればよく、例えば、プラチナ（Ｐ
ｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリ
ジウム（Ｉｒ）等を適用することができる。

【０１００】また、キャパシタ誘電体膜材料としては、
酸化タンタル膜のほか、酸化ニオブ膜、酸化アルミ膜、
酸化チタン膜、酸化ハフニウム膜、酸化ジルコニウム
膜、酸化イットリウム膜、ＢＳＴ膜、ＳＴＯ膜、ＰＺＴ
膜等を適用することができる。

【０１０１】また、第２実施形態では、シリコン窒化膜
上に酸化タンタル膜を形成したが、酸化タンタル膜の代
わりに、酸化ニオブ膜、酸化アルミ膜、酸化チタン膜、
酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリ
ウム膜を用いてもよい。

【０１０２】また、上記実施形態では、シリンダ状の蓄
積電極を支えるための構造体として、エッチングストッ
パ膜６８／層間絶縁膜６６／エッチングストッパ膜６４
の積層膜を設けているが、これに代えて単層のエッチン
グストッパ膜を設けるようにしてもよい。

【０１０３】以上詳述したように、本発明の特徴をまと
めると以下の通りとなる。

【０１０４】（付記１） 基板上に形成された下部電極
と、前記下部電極上に形成されたキャパシタ誘電体膜
と、前記キャパシタ誘電体膜上に形成された貴金属より
なる上部電極と、前記上部電極上に形成され、前記上部
電極とほぼ等しい形状にパターニングされ、構成元素に
酸素を含まない第１の膜とを有することを特徴とする半
導体装置。

【０１０５】（付記２） 付記１記載の半導体装置にお
いて、前記第１の膜は、膜中に水素を含有することを特
徴とする半導体装置。

【０１０６】（付記３） 付記１又は２記載の半導体装
置において、前記第１の膜上に、前記上部電極とほぼ等
しい形状にパターニングされ、水素の拡散を防止する第
２の膜を更に有することを特徴とする半導体装置。

【０１０７】（付記４） 付記１乃至３のいずれか１項
に記載の半導体装置において、前記上部電極の端部は、
前記第１の膜の端部よりも内側に位置していることを特
徴とする半導体装置。

【０１０８】（付記５） 基板上に、下部電極を形成す
る工程と、前記下部電極上に、キャパシタ誘電体膜を形
成する工程と、前記キャパシタ誘電体膜上に、貴金属よ
りなる第１の膜を形成する工程と、前記第１の膜上に、
構成元素に酸素を含まない第２の膜を形成する工程と、
前記第１の膜及び前記第２の膜をパターニングし、前記
第１の膜よりなる上部電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。

【０１０９】（付記６） 付記５記載の半導体装置の製
造方法において、前記第２の膜上に、水素の拡散を防止
する第３の膜を形成する工程を更に有し、前記上部電極
を形成する工程では、前記第１の膜、前記第２の膜及び
前記第３の膜をパターニングすることを特徴とする半導
体装置の製造方法。

【０１１０】（付記７） 付記５又は６記載の半導体装
置の製造方法において、第２の膜を形成する工程では、
膜中に水素を含有する前記第２の膜を形成し、前記上部
電極を形成した後に熱処理を行うことにより前記第２の
膜中の水素を前記基板方向に拡散させることを特徴とす
る半導体装置の製造方法。

【０１１１】（付記８） 付記５乃至７のいずれか１項
に記載の半導体装置の製造方法において、前記上部電極
を形成する工程では、前記第１の膜の端部が前記第２の
膜の端部よりも内側に位置するように、前記第１の膜及
び前記第２の膜をパターニングすることを特徴とする半
導体装置の製造方法。

【０１１２】

【発明の効果】以上の通り、本発明によれば、プレート
電極上に、原料ガスに酸素を用いない膜を形成するの
で、プレート電極を覆う層間絶縁膜を形成する過程にお
いてプレート電極を構成する貴金属が酸化・昇華される
のを抑制することができる。これにより、貴金属による
クロスコンタミを抑制することができる。

【０１１３】また、プレート電極上に形成する膜に多量
の水素を含有するので、バックエンドプロセスの熱処理
工程においてキャパシタに水素を供給することができ
る。これにより、キャパシタ誘電体膜中の不純物が除去
され、キャパシタの電気特性を向上することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の構造
を示す平面図である。

【図２】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。

【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。

【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その５）である。

【図８】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その６）である。

【図９】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その７）である。

【図１０】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その８）である。

【図１１】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その９）である。

【図１２】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１０）である。

【図１３】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１１）である。

【図１４】本発明の第２実施形態による半導体装置の構
造を示す概略断面図である。

【図１５】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。

【図１６】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。

【符号の説明】

１０…シリコン基板 １２…素子分離膜 １４…ゲート絶縁膜 １６…多結晶シリコン膜 １８，５２…タングステン膜 ２０…ゲート電極 ２２、５４、８２、１１２…シリコン窒化膜 ２４、２６…ソース／ドレイン拡散層 ２８、５６…サイドウォール絶縁膜 ３０、４０、５８、６６、９０、１０２…層間絶縁膜 ３２、３４、４２、６０、９２、９４、１０４…コンタ
クトホール ３６、３８、６２、９６、９８、１０６…プラグ ４８…ビット線 ５０、７４…密着層 ６４、６８…エッチングストッパ膜 ７０…犠牲膜 ７２…開口部 ７６…蓄積電極 ７８…キャパシタ誘電体膜 ８０…ルテニウム膜 ８４…酸化タンタル膜 ８８…プレート電極 １００、１０８…配線層 １１０…シリコン酸化膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD48 AD49 AD56 GA25 JA02 JA05 JA06 JA14 JA15 JA17 JA19 JA32 JA36 JA38 JA39 JA40 JA56 LA21 MA05 MA06 MA17 MA20 NA01 PR21 PR29 PR33

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された下部電極と、 前記下部電極上に形成されたキャパシタ誘電体膜と、 前記キャパシタ誘電体膜上に形成された貴金属よりなる
   上部電極と、 前記上部電極上に形成され、前記上部電極とほぼ等しい
   形状にパターニングされ、構成元素に酸素を含まない第
   １の膜とを有することを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記第１の膜は、膜中に水素を含有することを特徴とす
   る半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 前記第１の膜上に、前記上部電極とほぼ等しい形状にパ
   ターニングされ、水素の拡散を防止する第２の膜を更に
   有することを特徴とする半導体装置。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体装置において、 前記上部電極の端部は、前記第１の膜の端部よりも内側
   に位置していることを特徴とする半導体装置。
5. 【請求項５】 基板上に、下部電極を形成する工程と、 前記下部電極上に、キャパシタ誘電体膜を形成する工程
   と、 前記キャパシタ誘電体膜上に、貴金属よりなる第１の膜
   を形成する工程と、 前記第１の膜上に、構成元素に酸素を含まない第２の膜
   を形成する工程と、 前記第１の膜及び前記第２の膜をパターニングし、前記
   第１の膜よりなる上部電極を形成する工程とを有するこ
   とを特徴とする半導体装置の製造方法。