JP2002076303A - 半導体装置の製造方法と半導体装置 - Google Patents
半導体装置の製造方法と半導体装置Info
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Abstract
(57)【要約】
【課題】 プラグ上にキャパシタを形成する際、プラグ
の破壊を防止できる半導体装置の製造方法を提供する。 【解決手段】 半導体装置の製造方法は、（ア）半導体
素子を形成した半導体基板上に第１層間絶縁膜を形成す
る工程と、（イ）前記第１層間絶縁膜中に接続孔を形成
する工程と、（ウ）前記接続孔を埋めて、窒化可能な導
電体のプラグを形成する工程と、（エ）窒化性雰囲気中
で前記半導体基板を加熱し、前記プラグを表面から窒化
する工程とを含む。
の破壊を防止できる半導体装置の製造方法を提供する。 【解決手段】 半導体装置の製造方法は、（ア）半導体
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する工程と、（ウ）前記接続孔を埋めて、窒化可能な導
電体のプラグを形成する工程と、（エ）窒化性雰囲気中
で前記半導体基板を加熱し、前記プラグを表面から窒化
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法と半導体装置に関し、特にキャパシタを有する半導
体装置の製造方法とキャパシタを有する半導体装置とに
関する。
方法と半導体装置に関し、特にキャパシタを有する半導
体装置の製造方法とキャパシタを有する半導体装置とに
関する。
【０００２】
【従来の技術】半導体集積回路装置においては、ますま
す高集積化が要求されている。キャパシタを用いた半導
体メモリ装置においては、メモリセルの微細化と共にキ
ャパシタを立体的な３次元構造で作成することが必要と
なる。
す高集積化が要求されている。キャパシタを用いた半導
体メモリ装置においては、メモリセルの微細化と共にキ
ャパシタを立体的な３次元構造で作成することが必要と
なる。
【０００３】キャパシタは、下部電極、誘電体膜、上部
電極の組み合わせと見ることができる。３次元構造にお
いては、下部電極を３次元構造とし、その表面上に誘電
体膜、上部電極を形成する。キャパシタ電極面積を小さ
くし、十分な容量を確保するためには、キャパシタ誘電
体膜を高い誘電率を有する高誘電体、たとえば酸化タン
タル（化学量論的組成はＴａ2Ｏ5、ＴａＯと略記す
る）、で形成することが望まれる。ここで高い誘電率と
は、約２０以上の比誘電率を指す。
電極の組み合わせと見ることができる。３次元構造にお
いては、下部電極を３次元構造とし、その表面上に誘電
体膜、上部電極を形成する。キャパシタ電極面積を小さ
くし、十分な容量を確保するためには、キャパシタ誘電
体膜を高い誘電率を有する高誘電体、たとえば酸化タン
タル（化学量論的組成はＴａ2Ｏ5、ＴａＯと略記す
る）、で形成することが望まれる。ここで高い誘電率と
は、約２０以上の比誘電率を指す。
【０００４】キャパシタ誘電体膜を強誘電体で形成する
と、電源を切り離しても記憶状態を保持できる不揮発性
メモリを構成できる。強誘電体としては、チタン酸スト
ロンチュ−ム（ＳｒＴｉＯ3、ＳＴＯと略記する）、チ
タン酸バリウムストロンチューム（ＢａxＳｒ1-xＴｉＯ
3．ＢＳＴと略記する）、チタン酸鉛ジルコニューム
（Ｐｂ1-xＺｒxＴｉＯ3、ＰＺＴと略記する）等が用い
られる。
と、電源を切り離しても記憶状態を保持できる不揮発性
メモリを構成できる。強誘電体としては、チタン酸スト
ロンチュ−ム（ＳｒＴｉＯ3、ＳＴＯと略記する）、チ
タン酸バリウムストロンチューム（ＢａxＳｒ1-xＴｉＯ
3．ＢＳＴと略記する）、チタン酸鉛ジルコニューム
（Ｐｂ1-xＺｒxＴｉＯ3、ＰＺＴと略記する）等が用い
られる。
【０００５】これらの誘電体は、酸化物であり、成膜後
酸素を含む酸化性雰囲気中で熱処理（アニール）するこ
とが望まれる。このため、下部電極は耐酸化性の高い金
属、酸化しても導電性を保つ金属またはその酸化物で形
成することが望まれる。このような金属としてＲｕ、Ｉ
ｒ、Ｐｔのようなレアメタルが検討されている。なお、
レアメタルは貴金属を含む概念である。
酸素を含む酸化性雰囲気中で熱処理（アニール）するこ
とが望まれる。このため、下部電極は耐酸化性の高い金
属、酸化しても導電性を保つ金属またはその酸化物で形
成することが望まれる。このような金属としてＲｕ、Ｉ
ｒ、Ｐｔのようなレアメタルが検討されている。なお、
レアメタルは貴金属を含む概念である。
【０００６】レアメタルを電極、配線として使用する場
合、いくつかの問題がある。レアメタルをシリコン上に
直接接触させると、加熱された時シリサイドを形成す
る。シリサイドの抵抗率はメタルの抵抗率より高く、深
さ方向に均一に反応がおこらない（表面凹凸が大きくな
る）。シリサイドを形成しないようにするには、レアメ
タルとシリコンとの間にバリアメタル層を挿入すること
が望まれる。バリアメタルとしては、ＴｉＮ、ＷＮxな
どの単一金属の窒化物、ＴｉＡｌＮ等の２種類以上の金
属の窒化物などが研究されている。
合、いくつかの問題がある。レアメタルをシリコン上に
直接接触させると、加熱された時シリサイドを形成す
る。シリサイドの抵抗率はメタルの抵抗率より高く、深
さ方向に均一に反応がおこらない（表面凹凸が大きくな
る）。シリサイドを形成しないようにするには、レアメ
タルとシリコンとの間にバリアメタル層を挿入すること
が望まれる。バリアメタルとしては、ＴｉＮ、ＷＮxな
どの単一金属の窒化物、ＴｉＡｌＮ等の２種類以上の金
属の窒化物などが研究されている。
【０００７】また、レアメタルは酸素、水素等を透過さ
せる性質を有する。下層にＡｌ、Ｃｕ、Ｗ等の一般的な
配線材料の金属層が存在する場合、レアメタル層を透過
した酸素により下層金属層が酸化されると、抵抗率を上
げる、絶縁体となる、体積を膨張させる等の現象が生じ
る。
せる性質を有する。下層にＡｌ、Ｃｕ、Ｗ等の一般的な
配線材料の金属層が存在する場合、レアメタル層を透過
した酸素により下層金属層が酸化されると、抵抗率を上
げる、絶縁体となる、体積を膨張させる等の現象が生じ
る。
【０００８】層間絶縁膜を貫通する導電性プラグとして
Ｗプラグが用いられる。Ｗプラグ上に例えばスパッタリ
ングでＲｕ層をある程度堆積し、その後酸素触媒を用い
たＲｕの化学気相堆積（ＣＶＤ）を行なう。この時Ｗプ
ラグが酸化されると、体積膨張によりＷプラグとその上
の構造が破壊されることがある。
Ｗプラグが用いられる。Ｗプラグ上に例えばスパッタリ
ングでＲｕ層をある程度堆積し、その後酸素触媒を用い
たＲｕの化学気相堆積（ＣＶＤ）を行なう。この時Ｗプ
ラグが酸化されると、体積膨張によりＷプラグとその上
の構造が破壊されることがある。
【０００９】キャパシタは、１対の電極とその間に挟ま
れる誘電体層によって構成される。電極が平面状の場
合、電極間に形成される電界はほぼ均一である。しかし
ながら、電極が３次元構造を有する場合、誘電体膜内に
発生する電界は必ずしも均一とはならない。
れる誘電体層によって構成される。電極が平面状の場
合、電極間に形成される電界はほぼ均一である。しかし
ながら、電極が３次元構造を有する場合、誘電体膜内に
発生する電界は必ずしも均一とはならない。
【００１０】シリンダ型キャパシタにおいては、下部電
極がカップ型形状を有する。下部電極の頂面は、化学機
械研磨（ＣＭＰ）等によって成形され、側面とほぼ直交
する。この場合、下部電極の頂面と側面との境界部分に
おいて電界集中が発生する。均一な膜厚の誘電体膜を形
成した場合、頂面と側面との境界部分の誘電体膜におい
て誘電破壊の生じる可能性が強くなる。誘電破壊が生じ
ないように誘電体膜を厚くすると、平坦な表面の部分に
おいては、不必要に厚い誘電体膜を形成することにな
る。
極がカップ型形状を有する。下部電極の頂面は、化学機
械研磨（ＣＭＰ）等によって成形され、側面とほぼ直交
する。この場合、下部電極の頂面と側面との境界部分に
おいて電界集中が発生する。均一な膜厚の誘電体膜を形
成した場合、頂面と側面との境界部分の誘電体膜におい
て誘電破壊の生じる可能性が強くなる。誘電破壊が生じ
ないように誘電体膜を厚くすると、平坦な表面の部分に
おいては、不必要に厚い誘電体膜を形成することにな
る。
【００１１】レジストマスクを用いてＲｕ層をパターニ
ングすると、表面上にフェンスと呼ばれるエッチング生
成物が堆積する。この生成物は一旦形成されると除去が
難しい。
ングすると、表面上にフェンスと呼ばれるエッチング生
成物が堆積する。この生成物は一旦形成されると除去が
難しい。
【００１２】一般的にトランジスタは、特性改善のため
水素雰囲気中でアニールされる。この時、Ｒｕは触媒作
用で水素のラジカルを発生させると考えられている。キ
ャパシタの酸化物誘電体膜が還元され、特性が変化して
しまうことがある。
水素雰囲気中でアニールされる。この時、Ｒｕは触媒作
用で水素のラジカルを発生させると考えられている。キ
ャパシタの酸化物誘電体膜が還元され、特性が変化して
しまうことがある。
【００１３】以上、主としてＲｕを電極材料として用い
る場合を説明したが、レアメタルを電極材料として用い
ると、同様の問題が生じ得る。
る場合を説明したが、レアメタルを電極材料として用い
ると、同様の問題が生じ得る。
【００１４】
【発明が解決しようとする課題】以上説明したように、
半導体メモリ装置において、構造が微細化されるにつ
れ、種々の解決すべき問題が生じている。
半導体メモリ装置において、構造が微細化されるにつ
れ、種々の解決すべき問題が生じている。
【００１５】プラグ上にキャパシタの下部電極を形成す
る際、プラグが酸化し、破壊される危険性がある。
る際、プラグが酸化し、破壊される危険性がある。
【００１６】本発明の第１の目的は、プラグ上にキャパ
シタを形成する際、プラグの破壊を防止できる半導体装
置の製造方法を提供することである。
シタを形成する際、プラグの破壊を防止できる半導体装
置の製造方法を提供することである。
【００１７】キャパシタの下部電極の厚さが薄くなる
と、キャパシタの下部電極と上部電極との間に挟まれる
誘電体膜の誘電破壊の問題が深刻化する。電極の厚さが
誘電体膜の厚さとコンパラブルになると、誘電破壊の可
能性は指数関数的に増大する。
と、キャパシタの下部電極と上部電極との間に挟まれる
誘電体膜の誘電破壊の問題が深刻化する。電極の厚さが
誘電体膜の厚さとコンパラブルになると、誘電破壊の可
能性は指数関数的に増大する。
【００１８】本発明の第２の目的は、微細化されたキャ
パシタを、誘電破壊の問題を効率的に解決しつつ製造す
ることのできる半導体装置の製造方法を提供することで
ある。
パシタを、誘電破壊の問題を効率的に解決しつつ製造す
ることのできる半導体装置の製造方法を提供することで
ある。
【００１９】レアメタルの電極を用いてキャパシタを形
成すると、電極パターニング時にエッチング生成物が生
じ、また水素中アニ−リング時にキャパシタの特性変化
の可能性を有する。
成すると、電極パターニング時にエッチング生成物が生
じ、また水素中アニ−リング時にキャパシタの特性変化
の可能性を有する。
【００２０】本発明の第３の目的は、パターニング、水
素中アニーリングにおける問題を低減したキャパシタ構
造を有する半導体装置の製造方法を提供することであ
る。
素中アニーリングにおける問題を低減したキャパシタ構
造を有する半導体装置の製造方法を提供することであ
る。
【００２１】本発明のさらに他の目的は、これらの問題
を低減することのできる半導体装置を提供することであ
る。
を低減することのできる半導体装置を提供することであ
る。
【００２２】
【課題を解決するための手段】本発明の１観点によれ
ば、（ア）半導体素子を形成した半導体基板上に第１層
間絶縁膜を形成する工程と、（イ）前記第１層間絶縁膜
中に接続孔を形成する工程と、（ウ）前記接続孔を埋め
て、窒化可能な導電体のプラグを形成する工程と、
（エ）窒化性雰囲気中で前記半導体基板を加熱し、前記
プラグを表面から窒化する工程とを含む半導体装置の製
造方法。が提供される。
ば、（ア）半導体素子を形成した半導体基板上に第１層
間絶縁膜を形成する工程と、（イ）前記第１層間絶縁膜
中に接続孔を形成する工程と、（ウ）前記接続孔を埋め
て、窒化可能な導電体のプラグを形成する工程と、
（エ）窒化性雰囲気中で前記半導体基板を加熱し、前記
プラグを表面から窒化する工程とを含む半導体装置の製
造方法。が提供される。
【００２３】本発明の他の観点によれば、（ア）半導体
素子を形成した半導体基板上に、頂面と側面を有する下
部電極を形成する工程と、（イ）前記下部電極表面上
に、前記頂面と側面との境界近傍で相対的に厚く、前記
側面下方で相対的に薄く、かつほぼ均一な厚さを有する
誘電体膜を形成する工程と、（ウ）前記誘電体膜上に上
部電極を形成する工程とを含む半導体装置の製造方法。
が提供される。本発明のさらに他の観点によれば、
（ア）半導体素子を形成した半導体基板上にレアメタル
層を形成する工程と、（イ）前記レアメタル層上にＴａ
Ｏ膜を形成する工程と、（ウ）前記ＴａＯ膜をレジスト
パターンを用いてパターニングする工程と、（エ）前記
パターニングされたＴａＯ膜を用いて前記レアメタル層
をパターニングする工程とを含む半導体装置の製造方法
が提供される。本発明の他の観点によれば、半導体素子
を形成した半導体基板と、前記半導体基板上に形成され
た層間絶縁膜と、前記層間絶縁膜を貫通し、表面から深
さ方向に従って窒素濃度が減少するＷＮxプラグとを有
する半導体装置が提供される。
素子を形成した半導体基板上に、頂面と側面を有する下
部電極を形成する工程と、（イ）前記下部電極表面上
に、前記頂面と側面との境界近傍で相対的に厚く、前記
側面下方で相対的に薄く、かつほぼ均一な厚さを有する
誘電体膜を形成する工程と、（ウ）前記誘電体膜上に上
部電極を形成する工程とを含む半導体装置の製造方法。
が提供される。本発明のさらに他の観点によれば、
（ア）半導体素子を形成した半導体基板上にレアメタル
層を形成する工程と、（イ）前記レアメタル層上にＴａ
Ｏ膜を形成する工程と、（ウ）前記ＴａＯ膜をレジスト
パターンを用いてパターニングする工程と、（エ）前記
パターニングされたＴａＯ膜を用いて前記レアメタル層
をパターニングする工程とを含む半導体装置の製造方法
が提供される。本発明の他の観点によれば、半導体素子
を形成した半導体基板と、前記半導体基板上に形成され
た層間絶縁膜と、前記層間絶縁膜を貫通し、表面から深
さ方向に従って窒素濃度が減少するＷＮxプラグとを有
する半導体装置が提供される。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。なお、本実施例は複数の課題を同時に
解決することの出来るものであるが、各課題の解決は必
ずしも他の課題の解決と組み合わされることを要せず、
それぞれ独立した技術思想を構成する。従って、本実施
例の一部と従来技術との組み合わせは多様に存在する。
施例を説明する。なお、本実施例は複数の課題を同時に
解決することの出来るものであるが、各課題の解決は必
ずしも他の課題の解決と組み合わされることを要せず、
それぞれ独立した技術思想を構成する。従って、本実施
例の一部と従来技術との組み合わせは多様に存在する。
【００２５】図１（Ａ）に示すように、ｐ型表面領域を
有するＳｉ基板１１表面にシャロートレンチアイソレー
ション（ＳＴＩ）によりＳｉＯ2の分離領域１２を形成
する。分離領域１２で画定された活性領域表面に絶縁ゲ
ート電極１３を形成する。
有するＳｉ基板１１表面にシャロートレンチアイソレー
ション（ＳＴＩ）によりＳｉＯ2の分離領域１２を形成
する。分離領域１２で画定された活性領域表面に絶縁ゲ
ート電極１３を形成する。
【００２６】図１（Ｂ）に示すように、絶縁ゲート電極
は、Ｓｉ表面に形成されたＳｉＯ2層のゲート絶縁膜２
１と、その上に形成された多結晶シリコンの下層ゲート
電極２２と、その上に形成されたタングステンシリサイ
ド（ＷＳｉと略記する）等の上層ゲート電極２３と、そ
の上に形成されたＳｉＮ等のエッチストッパ層２４と、
ゲート電極側壁を覆う窒化シリコン（ＳｉＮx、ＳｉＮ
と略記する）等のサイドウォールエッチストッパ２５と
を有する。なお、図示の簡略化のため、以降の図面にお
いても絶縁ゲート電極は簡略化した構成１３で示す。
は、Ｓｉ表面に形成されたＳｉＯ2層のゲート絶縁膜２
１と、その上に形成された多結晶シリコンの下層ゲート
電極２２と、その上に形成されたタングステンシリサイ
ド（ＷＳｉと略記する）等の上層ゲート電極２３と、そ
の上に形成されたＳｉＮ等のエッチストッパ層２４と、
ゲート電極側壁を覆う窒化シリコン（ＳｉＮx、ＳｉＮ
と略記する）等のサイドウォールエッチストッパ２５と
を有する。なお、図示の簡略化のため、以降の図面にお
いても絶縁ゲート電極は簡略化した構成１３で示す。
【００２７】絶縁ゲート電極１３を作成した後、ＳｉＯ
2等の第１層間絶縁膜１４を形成する。第１層間絶縁膜
１４の所要個所にコンタクト孔を開口し、多結晶シリコ
ンのプラグ１５を形成する。なお、プラグの形成は、化
学気相堆積（ＣＶＤ）による堆積と化学機械研磨（ＣＭ
Ｐ）等による不要部除去によって行なう。
2等の第１層間絶縁膜１４を形成する。第１層間絶縁膜
１４の所要個所にコンタクト孔を開口し、多結晶シリコ
ンのプラグ１５を形成する。なお、プラグの形成は、化
学気相堆積（ＣＶＤ）による堆積と化学機械研磨（ＣＭ
Ｐ）等による不要部除去によって行なう。
【００２８】その後、基板全面上にＳｉＯ2，ＢＰＳＧ
等の第２層間絶縁膜１６を形成する。なお、第２層間絶
縁膜１６は、一旦途中のレベルまで絶縁層を堆積し、ビ
ット線ＢＬを形成した後、ビット線ＢＬを埋め込んで残
りの部分の絶縁層の堆積を行なう。第２層間絶縁膜１６
を貫通してプラグ１５に達する接続孔を形成する。この
接続孔の内部を埋め込むように、Ｗのブランケット成長
を行ない、ＣＭＰによって第２層間絶縁膜１６上のＷ層
を除去する。このようにして、Ｗプラグ１７が形成され
る。
等の第２層間絶縁膜１６を形成する。なお、第２層間絶
縁膜１６は、一旦途中のレベルまで絶縁層を堆積し、ビ
ット線ＢＬを形成した後、ビット線ＢＬを埋め込んで残
りの部分の絶縁層の堆積を行なう。第２層間絶縁膜１６
を貫通してプラグ１５に達する接続孔を形成する。この
接続孔の内部を埋め込むように、Ｗのブランケット成長
を行ない、ＣＭＰによって第２層間絶縁膜１６上のＷ層
を除去する。このようにして、Ｗプラグ１７が形成され
る。
【００２９】第２層間絶縁膜１６上には、窒化シリコン
（ＳｉＮ）層を形成する。ＣＶＤによりＳｉＮ層を形成
する場合、ソースガスとしてジクロルシラン等のポリク
ロルシランやポリシラン、アンモニアの混合ガスを用い
る。
（ＳｉＮ）層を形成する。ＣＶＤによりＳｉＮ層を形成
する場合、ソースガスとしてジクロルシラン等のポリク
ロルシランやポリシラン、アンモニアの混合ガスを用い
る。
【００３０】ＳｉＮ層の成長に先立ち、先ずアンモニア
ガスのみを流し、基板を６００℃〜８５０℃の範囲の温
度に加熱する。すると、Ｗプラグ１７表面において、ア
ンモニアＮＨ3とＷとの反応が生じ、タングステンＷが
窒化タングステン（ＷＮと略記する）に変換される。
ガスのみを流し、基板を６００℃〜８５０℃の範囲の温
度に加熱する。すると、Ｗプラグ１７表面において、ア
ンモニアＮＨ3とＷとの反応が生じ、タングステンＷが
窒化タングステン（ＷＮと略記する）に変換される。
【００３１】図２は、アンモニア雰囲気中で加熱された
Ｗの変化をＸ線回折により求めた結果を示す。純粋なＷ
の場合、Ｗ（１１０）のビークのみが観察される。Ｗが
Ｗ2Ｎに変化すると、Ｗ2Ｎ（１１１）、Ｗ2Ｎ（２０
０）のピークが観察されるようになる。
Ｗの変化をＸ線回折により求めた結果を示す。純粋なＷ
の場合、Ｗ（１１０）のビークのみが観察される。Ｗが
Ｗ2Ｎに変化すると、Ｗ2Ｎ（１１１）、Ｗ2Ｎ（２０
０）のピークが観察されるようになる。
【００３２】６００℃未満の温度においては、窒化反応
がほとんど進行しない。８５０℃を越える温度において
は、窒化反応と脱窒素反応とが競合し、実効的な窒化反
応が低減する。図から明らかなように、７５０℃近傍に
おいて最も窒化反応が進行し、効率的にＷＮが形成され
ている。
がほとんど進行しない。８５０℃を越える温度において
は、窒化反応と脱窒素反応とが競合し、実効的な窒化反
応が低減する。図から明らかなように、７５０℃近傍に
おいて最も窒化反応が進行し、効率的にＷＮが形成され
ている。
【００３３】このように、窒化雰囲気中でＷプラグ１７
を熱処理することにより、Ｗプラグの表面から窒化領域
１７ｓが形成される。ＷＮは、Ｗと較べ、著しく酸化さ
れにくい性質を有する。なお、窒化領域１７ｓ内におい
てＮの濃度は、表面から深さ方向に進むに従って次第に
低減しているものと考えられる。
を熱処理することにより、Ｗプラグの表面から窒化領域
１７ｓが形成される。ＷＮは、Ｗと較べ、著しく酸化さ
れにくい性質を有する。なお、窒化領域１７ｓ内におい
てＮの濃度は、表面から深さ方向に進むに従って次第に
低減しているものと考えられる。
【００３４】以上説明したＷプラグの窒化に代え、途中
までＷをＣＶＤで堆積し、その後ＷＮをＣＶＤで堆積し
てＷＮ／Ｗのプラグを形成することもできる。また、こ
の組み合わせＣＶＤと窒化処理とを組み合わせることも
できる。
までＷをＣＶＤで堆積し、その後ＷＮをＣＶＤで堆積し
てＷＮ／Ｗのプラグを形成することもできる。また、こ
の組み合わせＣＶＤと窒化処理とを組み合わせることも
できる。
【００３５】図１（Ｃ）に示すように、基板温度をＳｉ
Ｎ成膜温度に設定し、アンモニアガスとジクロルシラン
との混合ガスを供給することにより、第２層間絶縁膜１
６表面上にＳｉＮ層３１を成膜する。このＳｉＮ層３１
は、その上に形成する酸化膜のエッチングにおいてエッ
チストッパの機能を有する。
Ｎ成膜温度に設定し、アンモニアガスとジクロルシラン
との混合ガスを供給することにより、第２層間絶縁膜１
６表面上にＳｉＮ層３１を成膜する。このＳｉＮ層３１
は、その上に形成する酸化膜のエッチングにおいてエッ
チストッパの機能を有する。
【００３６】図３（Ａ）に示すように、ＳｉＮ層３１の
成膜後、ＳｉＯ2層３２を形成し、さらにＳｉＮ層３３
を形成する。ＳｉＮ層３３はその上に形成する酸化膜等
の犠牲膜のエッチングにおいてエッチストッパとして機
能する。ＳｉＮ層３１、３３は、例えば共に厚さ４０ｎ
ｍとし、ＳｉＯ2層３２は厚さ１００ｎｍとする。これ
らの層３１、３２、３３は、後に形成するキャパシタの
下部電極に対する支持力を増強するために台座を構成す
る部分である。
成膜後、ＳｉＯ2層３２を形成し、さらにＳｉＮ層３３
を形成する。ＳｉＮ層３３はその上に形成する酸化膜等
の犠牲膜のエッチングにおいてエッチストッパとして機
能する。ＳｉＮ層３１、３３は、例えば共に厚さ４０ｎ
ｍとし、ＳｉＯ2層３２は厚さ１００ｎｍとする。これ
らの層３１、３２、３３は、後に形成するキャパシタの
下部電極に対する支持力を増強するために台座を構成す
る部分である。
【００３７】なお、酸化膜エッチングにおけるエッチス
トッパ層は、酸化膜のエッチレートに対し、選択比が１
０以上あることが望ましい。ＳｉＮの他、ＴａＯ、Ｎｂ
Ｏ等を用いることができる。ＴａＯやＮｂＯを用いる場
合は、１０ｎｍ以上の膜厚とすることが好ましい。さら
に、ＴｉＯ、アルミナ等を用いることも可能であろう。
トッパ層は、酸化膜のエッチレートに対し、選択比が１
０以上あることが望ましい。ＳｉＮの他、ＴａＯ、Ｎｂ
Ｏ等を用いることができる。ＴａＯやＮｂＯを用いる場
合は、１０ｎｍ以上の膜厚とすることが好ましい。さら
に、ＴｉＯ、アルミナ等を用いることも可能であろう。
【００３８】上側ＳｉＮ層３３の上に、厚い酸化シリコ
ン層３４を形成する。酸化シリコン層３４は、台座とな
る絶縁層３１、３２、３３と共にキャパシタの下部電極
を形成する際の型を提供する部材であり、後に除去され
る犠牲膜である。例えば、約８００ｎｍのキャパシタに
合わせた厚さを有する。
ン層３４を形成する。酸化シリコン層３４は、台座とな
る絶縁層３１、３２、３３と共にキャパシタの下部電極
を形成する際の型を提供する部材であり、後に除去され
る犠牲膜である。例えば、約８００ｎｍのキャパシタに
合わせた厚さを有する。
【００３９】酸化シリコン層３４の上に、レジスト層を
塗布し、露光現像することによりレジストパターンＰＲ
１を形成する。レジストパターンＰＲ１は、キャパシタ
を形成する領域に開口を有する。なお、開口の直径は、
例えば約１３０ｎｍである。
塗布し、露光現像することによりレジストパターンＰＲ
１を形成する。レジストパターンＰＲ１は、キャパシタ
を形成する領域に開口を有する。なお、開口の直径は、
例えば約１３０ｎｍである。
【００４０】レジストパターンＰＲ１をエッチングマス
クとし、酸化シリコン層３４を反応性イオンエッチング
（ＲＩＥ）により異方的にエッチングする。このエッチ
ングは上側ＳｉＮ層３３でストップする。エッチング条
件を切り換えてＳｉＮ層３３をエッチングした後、さら
に下のＳｉＯ2層３２を酸化シリコンエッチングにより
エッチングする。この酸化シリコンのエッチングは、下
側ＳｉＮ層３１表面でストップする。
クとし、酸化シリコン層３４を反応性イオンエッチング
（ＲＩＥ）により異方的にエッチングする。このエッチ
ングは上側ＳｉＮ層３３でストップする。エッチング条
件を切り換えてＳｉＮ層３３をエッチングした後、さら
に下のＳｉＯ2層３２を酸化シリコンエッチングにより
エッチングする。この酸化シリコンのエッチングは、下
側ＳｉＮ層３１表面でストップする。
【００４１】酸化シリコンのエッチングにおいて、Ｓｉ
Ｎ層は約１／１０以下のエッチレートしか有さず、Ｓｉ
Ｏ2層３２を完全にエッチングしても、ＳｉＮ層３１は
十分量残存する。ここで再びエッチング条件を変更し、
ＳｉＮ層３１をエッチングし、プラグ１７の表面を露出
する。なお、プラグ１７の表面層には窒化領域１７ｓが
形成されている。ＷＮはＷと較べて著しく酸化されにく
いが、それでも酸化可能な材料である。
Ｎ層は約１／１０以下のエッチレートしか有さず、Ｓｉ
Ｏ2層３２を完全にエッチングしても、ＳｉＮ層３１は
十分量残存する。ここで再びエッチング条件を変更し、
ＳｉＮ層３１をエッチングし、プラグ１７の表面を露出
する。なお、プラグ１７の表面層には窒化領域１７ｓが
形成されている。ＷＮはＷと較べて著しく酸化されにく
いが、それでも酸化可能な材料である。
【００４２】レジストパターンＰＲ１は、酸化シリコン
層３４のエッチングが終了した後、ＳｉＮ層３１のエッ
チングを行なうまでの期間にアッシングにより除去する
ことが好ましい。アッシング時にプラグ１７の表面をＳ
ｉＮ層３１で覆うことにより、プラグの酸化をより安全
に防止できる。
層３４のエッチングが終了した後、ＳｉＮ層３１のエッ
チングを行なうまでの期間にアッシングにより除去する
ことが好ましい。アッシング時にプラグ１７の表面をＳ
ｉＮ層３１で覆うことにより、プラグの酸化をより安全
に防止できる。
【００４３】図３（Ｂ）に示すように、このようにして
形成されたキャパシタ用開口ＳＮ内に、Ｒｕ、Ｐｔ等の
レアメタルを用い、例えば厚さ約３０ｎｍの下部電極層
３６を堆積する。アスペクト比の高い開口内に均一な厚
さを有する電極を形成するためにはＣＶＤが適してい
る。しかしながら、レアメタルのＣＶＤにおいては一般
的に酸素を触媒として用いる。プラグ１７表面には窒化
領域１７ｓが形成されているが、直接酸素と接すること
は好ましくない。
形成されたキャパシタ用開口ＳＮ内に、Ｒｕ、Ｐｔ等の
レアメタルを用い、例えば厚さ約３０ｎｍの下部電極層
３６を堆積する。アスペクト比の高い開口内に均一な厚
さを有する電極を形成するためにはＣＶＤが適してい
る。しかしながら、レアメタルのＣＶＤにおいては一般
的に酸素を触媒として用いる。プラグ１７表面には窒化
領域１７ｓが形成されているが、直接酸素と接すること
は好ましくない。
【００４４】先ず、スパッタリング等酸素を用いない条
件において純粋なレアメタル層、例えばＲｕ層３６−１
を形成し、その後ＣＶＤにより残りのレアメタル層、例
えばＲｕ層３６−２を形成する。ＣＶＤは、例えばＲｕ
（ＥｔＣｐ）2、又はＲｕ（Ｃｐ）2をソースガスとし、
酸素を含む触媒ガスを添加し、ソースガスの分解を促進
する。それぞれのソースガスをＴＨＦ（Ｔｅｔｒａｈｙ
ｄｒｏｆｕｒａｎ（Ｃ4Ｈ8Ｏ））等の溶媒に溶かして供
給しても良い。
件において純粋なレアメタル層、例えばＲｕ層３６−１
を形成し、その後ＣＶＤにより残りのレアメタル層、例
えばＲｕ層３６−２を形成する。ＣＶＤは、例えばＲｕ
（ＥｔＣｐ）2、又はＲｕ（Ｃｐ）2をソースガスとし、
酸素を含む触媒ガスを添加し、ソースガスの分解を促進
する。それぞれのソースガスをＴＨＦ（Ｔｅｔｒａｈｙ
ｄｒｏｆｕｒａｎ（Ｃ4Ｈ8Ｏ））等の溶媒に溶かして供
給しても良い。
【００４５】既に形成されたＲｕ層の上にＣＶＤを行な
う場合は、触媒としての酸素の量を減らすことができ
る。プラグ表面が既にＲｕ層３６−１で覆われ、さらに
触媒の酸素を減らせるので、プラグ１７の酸化を効率的
に防止できる。先に酸素を用いない条件でＲｕ層３６−
１を形成しているが、さらにプラグの酸化を防ぐため、
ソースガスであるＲｕ（ＥｔＣｐ）2又はＲｕ（Ｃｐ）2
を先に流し、表面に十分吸着させた後酸素を流すことが
さらに好ましい。
う場合は、触媒としての酸素の量を減らすことができ
る。プラグ表面が既にＲｕ層３６−１で覆われ、さらに
触媒の酸素を減らせるので、プラグ１７の酸化を効率的
に防止できる。先に酸素を用いない条件でＲｕ層３６−
１を形成しているが、さらにプラグの酸化を防ぐため、
ソースガスであるＲｕ（ＥｔＣｐ）2又はＲｕ（Ｃｐ）2
を先に流し、表面に十分吸着させた後酸素を流すことが
さらに好ましい。
【００４６】酸化シリコン層３４表面上に堆積したＲｕ
層３６は除去する。この除去のためのＣＭＰにおいて、
開口ＳＮ内に加工時のゴミが残ったり、ダメージが入る
のを防ぐため、開口ＳＮを詰め物ＳＦで充填する。詰め
物ＳＦとしては、レジスト、スピンオングラス（ＳＯ
Ｇ）等を用いることができる。
層３６は除去する。この除去のためのＣＭＰにおいて、
開口ＳＮ内に加工時のゴミが残ったり、ダメージが入る
のを防ぐため、開口ＳＮを詰め物ＳＦで充填する。詰め
物ＳＦとしては、レジスト、スピンオングラス（ＳＯ
Ｇ）等を用いることができる。
【００４７】このように開口内を詰め物で埋め戻した
後、ＣＭＰを行なって酸化シリコン層３４表面上の詰め
物ＳＦ及びＲｕ層３６を除去する。
後、ＣＭＰを行なって酸化シリコン層３４表面上の詰め
物ＳＦ及びＲｕ層３６を除去する。
【００４８】図４（Ａ）は、ＣＭＰを終えた基板の構造
を示す。Ｒｕの下部電極３６は、開口ＳＮ内の内壁上に
ほぼ一定の厚さで堆積され、ＣＭＰで形成された頂面
は、側面に対しほぼ直角の角度を形成している。
を示す。Ｒｕの下部電極３６は、開口ＳＮ内の内壁上に
ほぼ一定の厚さで堆積され、ＣＭＰで形成された頂面
は、側面に対しほぼ直角の角度を形成している。
【００４９】図４（Ｂ）に示すように、酸化シリコン層
３４及び開口ＳＮ内の詰め物ＳＦを除去する。詰め物Ｓ
ＦがＳＯＧの場合は、酸化シリコン層３４と詰め物を同
時に除去することができる。詰め物ＳＦがレジストの場
合には、酸化シリコン層３４を除去した後、開口ＳＮ内
に残ったレジストをレジスト剥離剤等により除去する。
３４及び開口ＳＮ内の詰め物ＳＦを除去する。詰め物Ｓ
ＦがＳＯＧの場合は、酸化シリコン層３４と詰め物を同
時に除去することができる。詰め物ＳＦがレジストの場
合には、酸化シリコン層３４を除去した後、開口ＳＮ内
に残ったレジストをレジスト剥離剤等により除去する。
【００５０】なお、酸化シリコン層３４のエッチング
は、希弗酸によるウエットエッチングで行ないＳｉＮ層
３３によってストップされる。このように、ＳｉＮ層３
１、ＳｉＯ2層３２、ＳｉＮ層３３が残ることにより、
下部電極３６はその下部でこれら３層による台座部分に
より支持され、倒れ等が防止される。
は、希弗酸によるウエットエッチングで行ないＳｉＮ層
３３によってストップされる。このように、ＳｉＮ層３
１、ＳｉＯ2層３２、ＳｉＮ層３３が残ることにより、
下部電極３６はその下部でこれら３層による台座部分に
より支持され、倒れ等が防止される。
【００５１】図５（Ａ）、（Ｂ）に示すように、下部電
極３６の表面にＴａＯ等の酸化物誘電体膜３７を形成す
る。この酸化物誘電体膜３７は、下部電極３６の頂面近
傍で厚く、側面下方ではほぼ均一な厚さとなるように形
成する。均一な領域での誘電体膜の厚さを８ｎｍ〜２０
ｎｍに選択した場合、上部における誘電体膜の厚さは、
より厚く、均一部分の厚さよりも５ｎｍ〜２０ｎｍ厚く
することが好ましい。
極３６の表面にＴａＯ等の酸化物誘電体膜３７を形成す
る。この酸化物誘電体膜３７は、下部電極３６の頂面近
傍で厚く、側面下方ではほぼ均一な厚さとなるように形
成する。均一な領域での誘電体膜の厚さを８ｎｍ〜２０
ｎｍに選択した場合、上部における誘電体膜の厚さは、
より厚く、均一部分の厚さよりも５ｎｍ〜２０ｎｍ厚く
することが好ましい。
【００５２】すなわち、誘電体膜の厚さを約６０％以上
厚くすることにより、頂面と側面との交差部が形成する
下部電極の角部における電界集中を有効に緩和すること
ができる。
厚くすることにより、頂面と側面との交差部が形成する
下部電極の角部における電界集中を有効に緩和すること
ができる。
【００５３】例えば、図５（Ａ）に示すように、基板を
反応律速のＣＶＤ温度に加熱し、Ｔａ（Ｏ（Ｃ2Ｈ5））
5とＯ2による減圧化学気相成長（ＬＰ−ＣＶＤ）により
均一な厚さを有する下側誘電体膜３７ｓを成膜する。反
応律速となる温度領域は、例えば５５０℃より低い温度
である。なお、図５（Ａ）に示すように、まず均一な厚
さの誘電体膜を先に形成すると、シリンダに対する支持
力が増強される効果が得られる。
反応律速のＣＶＤ温度に加熱し、Ｔａ（Ｏ（Ｃ2Ｈ5））
5とＯ2による減圧化学気相成長（ＬＰ−ＣＶＤ）により
均一な厚さを有する下側誘電体膜３７ｓを成膜する。反
応律速となる温度領域は、例えば５５０℃より低い温度
である。なお、図５（Ａ）に示すように、まず均一な厚
さの誘電体膜を先に形成すると、シリンダに対する支持
力が増強される効果が得られる。
【００５４】図５（Ｂ）に示すように、一旦均一な厚さ
の誘電体膜３７ｓを成膜した後、シリンダ形状の下部電
極３６の上部で膜厚が厚くなる条件で残りの誘電体膜を
成膜する。
の誘電体膜３７ｓを成膜した後、シリンダ形状の下部電
極３６の上部で膜厚が厚くなる条件で残りの誘電体膜を
成膜する。
【００５５】上部で膜厚が厚くなる成膜は、例えばスパ
ッタリングや蒸着等の物理気相堆積（ＰＶＤ）、供給律
速となる温度範囲における減圧化学気相堆積（ＬＰ−Ｃ
ＶＤ）、ソース供給量を制限したことにより供給律速と
なる化学気相堆積、比較的高い圧力での減圧化学気相堆
積等によって行なうことができる。
ッタリングや蒸着等の物理気相堆積（ＰＶＤ）、供給律
速となる温度範囲における減圧化学気相堆積（ＬＰ−Ｃ
ＶＤ）、ソース供給量を制限したことにより供給律速と
なる化学気相堆積、比較的高い圧力での減圧化学気相堆
積等によって行なうことができる。
【００５６】供給律速となる温度範囲は、Ｔａ（Ｏ（Ｃ
2Ｈ5））5とＯ2によるＣＶＤの場合、５００℃以上の温
度であり、ソース供給量による供給律速となる流量は、
たとえば１６ｍｇ／ｍｉｎ以下であり、比較的圧力の高
い領域とは１．０Ｔｏｒｒ以上である。このようにし
て、シリンダ状の下部電極３６の上部で厚く、下部で薄
く、かつほぼ均一な厚さを有する誘電体膜３７ｆが形成
される。
2Ｈ5））5とＯ2によるＣＶＤの場合、５００℃以上の温
度であり、ソース供給量による供給律速となる流量は、
たとえば１６ｍｇ／ｍｉｎ以下であり、比較的圧力の高
い領域とは１．０Ｔｏｒｒ以上である。このようにし
て、シリンダ状の下部電極３６の上部で厚く、下部で薄
く、かつほぼ均一な厚さを有する誘電体膜３７ｆが形成
される。
【００５７】なお、均一な厚さの誘電体膜の形成と、上
部で厚い誘電体膜の形成とは、そのどちらを先に行なっ
てもよい。
部で厚い誘電体膜の形成とは、そのどちらを先に行なっ
てもよい。
【００５８】図６（Ａ）、（Ｂ）は、上述のように初め
に均一な厚さの誘電体膜３７−１を形成し、次に上部で
厚い誘電体膜３７−２を形成して、上部で厚く下部で薄
くかつ均一な厚さを有する誘電体膜３７ｆを作成する場
合を示す。
に均一な厚さの誘電体膜３７−１を形成し、次に上部で
厚い誘電体膜３７−２を形成して、上部で厚く下部で薄
くかつ均一な厚さを有する誘電体膜３７ｆを作成する場
合を示す。
【００５９】図６（Ｃ）は、下部電極３６の上に先ず上
部で厚く下部で薄い誘電体膜３７−３を形成する場合を
示す。このような誘電体膜３７−３の形成は、例えばス
パッタリングや蒸着により行なうことができ、酸素を用
いない条件で製膜を行なうことによりプラグの酸化を有
効に防止できる。
部で厚く下部で薄い誘電体膜３７−３を形成する場合を
示す。このような誘電体膜３７−３の形成は、例えばス
パッタリングや蒸着により行なうことができ、酸素を用
いない条件で製膜を行なうことによりプラグの酸化を有
効に防止できる。
【００６０】図６（Ｄ）に示すように、その後均一な厚
さを有する誘電体膜３７―４を成長する。下地として誘
電体膜３７―３が形成されていると、ＣＶＤにより均一
な厚さの誘電体膜３７―４を形成する場合、触媒となる
酸素の量を減少させることが可能となる。このように、
プロセスに使用する酸素の量を低減することにより、プ
ラグ上面の酸化をより効率的に低減することができる。
さを有する誘電体膜３７―４を成長する。下地として誘
電体膜３７―３が形成されていると、ＣＶＤにより均一
な厚さの誘電体膜３７―４を形成する場合、触媒となる
酸素の量を減少させることが可能となる。このように、
プロセスに使用する酸素の量を低減することにより、プ
ラグ上面の酸化をより効率的に低減することができる。
【００６１】キャパシタ誘電体膜として、ＴａＯ膜の
他、ＮｂＯ膜、ＴｉＯ膜、ＷＯ膜、アルミナ膜、ＳＴＯ
膜、ＢＳＴ膜、ＰＺＴ膜、それらの組み合わせを用いる
こともできる。
他、ＮｂＯ膜、ＴｉＯ膜、ＷＯ膜、アルミナ膜、ＳＴＯ
膜、ＢＳＴ膜、ＰＺＴ膜、それらの組み合わせを用いる
こともできる。
【００６２】図７（Ａ）に示すように、誘電体膜３７ｆ
を作成した後、上部電極であるＲｕ層３８を形成する。
キャパシタの上部電極は、プレート電極となる電極であ
る。例えば、Ｒｕ（ＥｔＣｐ）2とＯ2を用い、ＣＶＤに
よりＲｕ層３８を形成する。
を作成した後、上部電極であるＲｕ層３８を形成する。
キャパシタの上部電極は、プレート電極となる電極であ
る。例えば、Ｒｕ（ＥｔＣｐ）2とＯ2を用い、ＣＶＤに
よりＲｕ層３８を形成する。
【００６３】下部電極と同様酸素を用いない成膜と酸素
を用いる成膜の２段階に分けて、上部電極を成膜しても
よい。この場合、上部電極と誘電体膜の界面付近に酸素
を含む層がないため、後工程の熱処理で酸素が上部電極
に引き抜かれる現象が生じ得る。すると、誘電体膜の特
性が劣化する原因となる。
を用いる成膜の２段階に分けて、上部電極を成膜しても
よい。この場合、上部電極と誘電体膜の界面付近に酸素
を含む層がないため、後工程の熱処理で酸素が上部電極
に引き抜かれる現象が生じ得る。すると、誘電体膜の特
性が劣化する原因となる。
【００６４】スパッタリングによるピュアなＲｕ層を形
成せず、始めからＣＶＤによりＲｕ層を形成することに
より、誘電体膜との界面に酸素濃度の高い層を形成する
ことができる。さらに、始めにＯ2ガスを流し、十分に
誘電体膜表面にＯを吸着させた後ソースガスであるＲｕ
（ＥｔＣｐ）2を流すことにより、誘電体膜との界面に
十分な酸素濃度を有する成膜を行なうことができる。
成せず、始めからＣＶＤによりＲｕ層を形成することに
より、誘電体膜との界面に酸素濃度の高い層を形成する
ことができる。さらに、始めにＯ2ガスを流し、十分に
誘電体膜表面にＯを吸着させた後ソースガスであるＲｕ
（ＥｔＣｐ）2を流すことにより、誘電体膜との界面に
十分な酸素濃度を有する成膜を行なうことができる。
【００６５】Ｒｕ上部電極成膜後、ＴｉＮ層の物理堆積
を行なう。上部から物理堆積によりＴｉＮ層３９を形成
する。なお、物理堆積に代え化学気相堆積を用いても良
い。この場合は、均一な厚さのＴｉＮ層３９が形成され
る。
を行なう。上部から物理堆積によりＴｉＮ層３９を形成
する。なお、物理堆積に代え化学気相堆積を用いても良
い。この場合は、均一な厚さのＴｉＮ層３９が形成され
る。
【００６６】次に、ＴａＯ層４１を上述と同様のＣＶＤ
により成膜する。図７（Ｂ）に示すように、ＴａＯ層４
１、ＴｉＮ層３９、上部電極層３８のパターニングを行
なう。このパターニングにおいて、ＴａＯ層４１の上に
レジストパターンを形成し、このレジストパターンをエ
ッチングマスクとしてＴａＯ層４１をパターニングす
る。ＴａＯはエッチング可能であり、マスクとしての機
能を果たすことができる。レジストマスクはこの段階で
除去する。
により成膜する。図７（Ｂ）に示すように、ＴａＯ層４
１、ＴｉＮ層３９、上部電極層３８のパターニングを行
なう。このパターニングにおいて、ＴａＯ層４１の上に
レジストパターンを形成し、このレジストパターンをエ
ッチングマスクとしてＴａＯ層４１をパターニングす
る。ＴａＯはエッチング可能であり、マスクとしての機
能を果たすことができる。レジストマスクはこの段階で
除去する。
【００６７】次にＴａＯ層４１をマスクとし、その下の
ＴｉＮ層３９、上部電極３８をパターニングする。Ｔｉ
Ｎ層３９、Ｒｕ層３８のエッチングにおいては、レジス
トマスクが存在しないため、蒸発したＲｕとレジストの
反応などによる生成物の発生を低減することができる。
その後酸化シリコン、ＢＰＳＧ等の層間絶縁膜４２を形
成して半導体装置を完成させる。
ＴｉＮ層３９、上部電極３８をパターニングする。Ｔｉ
Ｎ層３９、Ｒｕ層３８のエッチングにおいては、レジス
トマスクが存在しないため、蒸発したＲｕとレジストの
反応などによる生成物の発生を低減することができる。
その後酸化シリコン、ＢＰＳＧ等の層間絶縁膜４２を形
成して半導体装置を完成させる。
【００６８】なお、ＴｉＮ層３９は必須の構成要件では
ない。Ｒｕ層３８の上に、直接ＴａＯ層４１を形成して
もよい。この場合にも、ＴａＯ層のエッチング終了後レ
ジストマスクを除去することにより、エッチング生成物
を低減することができる。なお、ＴｉＮ層を用いる場
合、ＴｉＮ層はＲｕ層３８を覆う遮蔽膜としての役割の
他、Ｒｕ層とその上に形成される絶縁層との間の接着層
としての機能も果たし得る。接着層としての機能は、Ｔ
ｉＮ層に限らず、ＴａＮ、ＮｂＮ、ＷＮ等によっても得
ることができる。
ない。Ｒｕ層３８の上に、直接ＴａＯ層４１を形成して
もよい。この場合にも、ＴａＯ層のエッチング終了後レ
ジストマスクを除去することにより、エッチング生成物
を低減することができる。なお、ＴｉＮ層を用いる場
合、ＴｉＮ層はＲｕ層３８を覆う遮蔽膜としての役割の
他、Ｒｕ層とその上に形成される絶縁層との間の接着層
としての機能も果たし得る。接着層としての機能は、Ｔ
ｉＮ層に限らず、ＴａＮ、ＮｂＮ、ＷＮ等によっても得
ることができる。
【００６９】このＴａｏ膜を残すことで後工程で、施す
Ｈ2アニールによるキャパシタの劣化を防ぐことが可能
となる。
Ｈ2アニールによるキャパシタの劣化を防ぐことが可能
となる。
【００７０】上述の実施例においてはシリンダ型キャパ
シタを形成し、その表面上にＴａＯ層を形成し、パター
ニングに利用する場合を説明した。この構成は、シリン
ダ状キャパシタに制限されず、一般的に利用することが
できる。
シタを形成し、その表面上にＴａＯ層を形成し、パター
ニングに利用する場合を説明した。この構成は、シリン
ダ状キャパシタに制限されず、一般的に利用することが
できる。
【００７１】図８（Ａ）は、ＴａＯ層をパターニングに
利用する製造方法を説明する断面図である。下地基板Ｓ
の上に、Ｒｕなどのレアメタル層３８が形成されてい
る。このレアメタル層３８の上に、ＴｉＮ等の中間層３
９、ＴａＯ層４１を積層する。ＴａＯ層４１の上にレジ
ストパターンＰＲ２を形成する。
利用する製造方法を説明する断面図である。下地基板Ｓ
の上に、Ｒｕなどのレアメタル層３８が形成されてい
る。このレアメタル層３８の上に、ＴｉＮ等の中間層３
９、ＴａＯ層４１を積層する。ＴａＯ層４１の上にレジ
ストパターンＰＲ２を形成する。
【００７２】図８（Ｂ）に示すように、レジストパター
ンＰＲ２をマスクとし、ＴａＯ層をエッチングし、パタ
ーニングされたＴａＯ層４１ｐを作成する。その後レジ
ストパターンＰＲ２は除去する。
ンＰＲ２をマスクとし、ＴａＯ層をエッチングし、パタ
ーニングされたＴａＯ層４１ｐを作成する。その後レジ
ストパターンＰＲ２は除去する。
【００７３】図８（Ｃ）に示すように、ＴａＯ層４１ｐ
をマスクとし、その下の中間層、レアメタル層をエッチ
ングし、パターニングされた中間層３９ｐ、パターニン
グされたレアメタル層３８ｐを得る。このエッチングに
おいて、レアメタル層３８からエッチング生成物が発生
し得るが、レジストは存在しないため、除去し難い生成
物などが発生する可能性が低減する。ＴａＯ層４１ｐ
は、そのまま残し層間絶縁膜の一部としても、パターニ
ング後除去しても良い。
をマスクとし、その下の中間層、レアメタル層をエッチ
ングし、パターニングされた中間層３９ｐ、パターニン
グされたレアメタル層３８ｐを得る。このエッチングに
おいて、レアメタル層３８からエッチング生成物が発生
し得るが、レジストは存在しないため、除去し難い生成
物などが発生する可能性が低減する。ＴａＯ層４１ｐ
は、そのまま残し層間絶縁膜の一部としても、パターニ
ング後除去しても良い。
【００７４】なお、ＴａＯ層の上にＳｉＯ2層をたとえ
ば厚さ約３００ｎｍ程度積層してもよい。レアメタル層
のエッチングにおいて、レジストマスクで、まずＳｉＯ
2層とＴａＯ層との積層をエッチングする。次にレジス
トマスクを除去し、レアメタル層をエッチングする。さ
らにＨＦ溶液でＳｉＯ2層を除去する。レアメタルによ
るエッチング浅さは除去される。
ば厚さ約３００ｎｍ程度積層してもよい。レアメタル層
のエッチングにおいて、レジストマスクで、まずＳｉＯ
2層とＴａＯ層との積層をエッチングする。次にレジス
トマスクを除去し、レアメタル層をエッチングする。さ
らにＨＦ溶液でＳｉＯ2層を除去する。レアメタルによ
るエッチング浅さは除去される。
【００７５】なお、マスクと用いる層をＴａＯに代え、
Ａｌ2Ｏ3やＮｂＯやＴｉＯｘで形成することもできる。
これらの材料を用いた場合の、マスク層はパターニング
後除去しても、そのまま残して層間絶縁膜の一部として
も良い。
Ａｌ2Ｏ3やＮｂＯやＴｉＯｘで形成することもできる。
これらの材料を用いた場合の、マスク層はパターニング
後除去しても、そのまま残して層間絶縁膜の一部として
も良い。
【００７６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
【００７７】本発明の特徴に関し、以下を開示する。
【００７８】（付記１） （ア）半導体素子を形成した
半導体基板上に第１層間絶縁膜を形成する工程と、
（イ）前記第１層間絶縁膜中に接続孔を形成する工程
と、（ウ）前記接続孔を埋めて、窒化可能な導電体のプ
ラグを形成する工程と、（エ）窒化性雰囲気中で前記半
導体基板を加熱し、前記プラグを表面から窒化する工程
とを含む半導体装置の製造方法。
半導体基板上に第１層間絶縁膜を形成する工程と、
（イ）前記第１層間絶縁膜中に接続孔を形成する工程
と、（ウ）前記接続孔を埋めて、窒化可能な導電体のプ
ラグを形成する工程と、（エ）窒化性雰囲気中で前記半
導体基板を加熱し、前記プラグを表面から窒化する工程
とを含む半導体装置の製造方法。
【００７９】（付記２） さらに（オ）前記半導体基板
を加熱し、ＳｉＮのソースガスを前記半導体基板上に供
給して、前記プラグを覆うＳｉＮ層を前記第１層間絶縁
膜上に化学気相堆積で形成する工程を含む付記１記載の
半導体装置の製造方法。
を加熱し、ＳｉＮのソースガスを前記半導体基板上に供
給して、前記プラグを覆うＳｉＮ層を前記第１層間絶縁
膜上に化学気相堆積で形成する工程を含む付記１記載の
半導体装置の製造方法。
【００８０】（付記３） 前記工程（エ）における窒化
性雰囲気はアンモニアを含む雰囲気であり、前記工程
（オ）におけるＳｉＮのソースガスはアンモニアを含む
ガスである付記２記載の半導体装置の製造方法。
性雰囲気はアンモニアを含む雰囲気であり、前記工程
（オ）におけるＳｉＮのソースガスはアンモニアを含む
ガスである付記２記載の半導体装置の製造方法。
【００８１】（付記４） 前記導電体がＷである付記２
または３記載の半導体装置の製造方法。
または３記載の半導体装置の製造方法。
【００８２】（付記５） さらに、（カ）前記ＳｉＮ層
の上にさらに絶縁層を積奏して第２層間絶縁膜を形成す
る工程と、（キ）前記第２層間絶縁膜を貫通して前記プ
ラグ表面に達する開口を形成する工程と、（ク）前記開
口中にレアメタル層を、初めは酸素を用いない物理気相
堆積で、次に酸素を用いる化学気相堆積で、形成する工
程を含む付記２〜４のいずれか１項記載の半導体装置の
製造方法。
の上にさらに絶縁層を積奏して第２層間絶縁膜を形成す
る工程と、（キ）前記第２層間絶縁膜を貫通して前記プ
ラグ表面に達する開口を形成する工程と、（ク）前記開
口中にレアメタル層を、初めは酸素を用いない物理気相
堆積で、次に酸素を用いる化学気相堆積で、形成する工
程を含む付記２〜４のいずれか１項記載の半導体装置の
製造方法。
【００８３】（付記６） 半導体素子を形成した半導体
基板と、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、表面から深さ方向に従って窒
素濃度が減少するＷＮ xプラグとを有する半導体装置。
基板と、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、表面から深さ方向に従って窒
素濃度が減少するＷＮ xプラグとを有する半導体装置。
【００８４】（付記７） （ア）半導体素子を形成した
半導体基板上に、頂面と側面を有する下部電極を形成す
る工程と、（イ）前記下部電極表面上に、前記頂面と側
面との境界近傍で相対的に厚く、前記側面下方で相対的
に薄く、かつほぼ均一な厚さを有する誘電体膜を形成す
る工程と、（ウ）前記誘電体膜上に上部電極を形成する
工程とを含む半導体装置の製造方法。
半導体基板上に、頂面と側面を有する下部電極を形成す
る工程と、（イ）前記下部電極表面上に、前記頂面と側
面との境界近傍で相対的に厚く、前記側面下方で相対的
に薄く、かつほぼ均一な厚さを有する誘電体膜を形成す
る工程と、（ウ）前記誘電体膜上に上部電極を形成する
工程とを含む半導体装置の製造方法。
【００８５】（付記８） 前記下部電極がシリンダ形状
を有し、前記誘電体膜が前記シリンダの内壁の側面上か
ら頂面上を越え、外壁の側面上に延在する付記７記載の
半導体装置の製造方法。
を有し、前記誘電体膜が前記シリンダの内壁の側面上か
ら頂面上を越え、外壁の側面上に延在する付記７記載の
半導体装置の製造方法。
【００８６】（付記９） 前記工程（イ）が、ステップ
カバレージの良い成膜工程とステップカバレージの悪い
成膜工程の組み合わせで行なわれる付記７又は８記載の
半導体装置の製造方法。
カバレージの良い成膜工程とステップカバレージの悪い
成膜工程の組み合わせで行なわれる付記７又は８記載の
半導体装置の製造方法。
【００８７】（付記１０） 前記ステップカバレージの
悪い成膜工程は、物理気相堆積、供給律速の化学気相堆
積、約１Ｔｏｒｒ以上の圧力での低圧化学気相堆積のい
ずれかまたはそれらの組み合わせで行なわれる付記９記
載の半導体装置の製造方法。
悪い成膜工程は、物理気相堆積、供給律速の化学気相堆
積、約１Ｔｏｒｒ以上の圧力での低圧化学気相堆積のい
ずれかまたはそれらの組み合わせで行なわれる付記９記
載の半導体装置の製造方法。
【００８８】（付記１１） 前記下部電極がレアメタル
で形成され、前記工程（ア）が酸化可能な材料で形成さ
れたプラグを露出した下地表面上で行なわれ、初めに酸
素を用いない条件で成膜を行なう成膜工程と、つづいて
酸素を用いる条件で成膜を行なう成膜工程とを含む付記
７〜１０のいずれか１項記載の半導体装置の製造方法。
で形成され、前記工程（ア）が酸化可能な材料で形成さ
れたプラグを露出した下地表面上で行なわれ、初めに酸
素を用いない条件で成膜を行なう成膜工程と、つづいて
酸素を用いる条件で成膜を行なう成膜工程とを含む付記
７〜１０のいずれか１項記載の半導体装置の製造方法。
【００８９】（付記１２） 前記工程（ウ）が、初めに
第１の濃度の酸素を含む条件でレアメタルの上部電極下
層を化学気相堆積で成膜する工程と、つづいて第１の濃
度より低い酸素濃度を含む条件でレアメタルの上部電極
上部を化学気相堆積で成膜する工程を含む付記７〜１１
のいずれか１項記載の半導体装置の製造方法。
第１の濃度の酸素を含む条件でレアメタルの上部電極下
層を化学気相堆積で成膜する工程と、つづいて第１の濃
度より低い酸素濃度を含む条件でレアメタルの上部電極
上部を化学気相堆積で成膜する工程を含む付記７〜１１
のいずれか１項記載の半導体装置の製造方法。
【００９０】（付記１３） 半導体素子を形成した半導
体基板と、前記半導体基板表面上に配置され、頂面と側
面を有する下部電極と、前記下部電極表面上に形成さ
れ、前記頂面と側面との境界近傍で相対的に厚く、前記
側面下方では相対的に薄く、かつほぼ均一な厚さを有す
る誘電体膜と、前記誘電体膜上に形成された上部電極と
を有する半導体装置。
体基板と、前記半導体基板表面上に配置され、頂面と側
面を有する下部電極と、前記下部電極表面上に形成さ
れ、前記頂面と側面との境界近傍で相対的に厚く、前記
側面下方では相対的に薄く、かつほぼ均一な厚さを有す
る誘電体膜と、前記誘電体膜上に形成された上部電極と
を有する半導体装置。
【００９１】（付記１４） （ア）半導体素子を形成し
た半導体基板上にレアメタル層を形成する工程と、
（イ）前記レアメタル層上にＴａＯ膜を形成する工程
と、（ウ）前記ＴａＯ膜をレジストパターンを用いてパ
ターニングする工程と、（エ）前記パターニングされた
ＴａＯ膜を用いて前記レアメタル層をパターニングする
工程とを含む半導体装置の製造方法。
た半導体基板上にレアメタル層を形成する工程と、
（イ）前記レアメタル層上にＴａＯ膜を形成する工程
と、（ウ）前記ＴａＯ膜をレジストパターンを用いてパ
ターニングする工程と、（エ）前記パターニングされた
ＴａＯ膜を用いて前記レアメタル層をパターニングする
工程とを含む半導体装置の製造方法。
【００９２】（付記１５） さらに、（オ）前記工程
（ア）の後、前記工程（イ）の前に、前記レアメタル層
上に金属窒化物層を形成する工程を含み、前記工程
（ウ）は、前記レアメタル層を露出することなく終了
し、前記工程（エ）は、前記パターニングされたＴａＯ
膜を用いて前記金属窒化物層と前記レアメタル層とをパ
ターニングする付記１４記載の半導体装置の製造方法。
（ア）の後、前記工程（イ）の前に、前記レアメタル層
上に金属窒化物層を形成する工程を含み、前記工程
（ウ）は、前記レアメタル層を露出することなく終了
し、前記工程（エ）は、前記パターニングされたＴａＯ
膜を用いて前記金属窒化物層と前記レアメタル層とをパ
ターニングする付記１４記載の半導体装置の製造方法。
【００９３】（付記１６） 前記工程（オ）は、水素を
含まないガスおよび雰囲気を用いて金属窒化物層を形成
する付記１５記載の半導体装置の製造方法。
含まないガスおよび雰囲気を用いて金属窒化物層を形成
する付記１５記載の半導体装置の製造方法。
【００９４】（付記１７） さらに（カ）前記ＴａＯ膜
を覆って、前記半導体基板上に層間絶縁膜を形成する工
程と、（キ）前記半導体基板を水素を含むガス中でアニ
ールする工程と、を含む付記１４〜１６のいずれか１項
記載の半導体装置の製造方法。
を覆って、前記半導体基板上に層間絶縁膜を形成する工
程と、（キ）前記半導体基板を水素を含むガス中でアニ
ールする工程と、を含む付記１４〜１６のいずれか１項
記載の半導体装置の製造方法。
【００９５】（付記１８） 半導体素子を形成した半導
体基板と、前記半導体基板上に配置されたレアメタル層
と、前記レアメタル層上に配置され、前記レアメタル層
と同一平面形状を有するＴａＯ膜とを有する半導体装
置。
体基板と、前記半導体基板上に配置されたレアメタル層
と、前記レアメタル層上に配置され、前記レアメタル層
と同一平面形状を有するＴａＯ膜とを有する半導体装
置。
【００９６】
【発明の効果】以上説明したように、本発明によれば、
Ｗプラグの表面が窒化されるため、酸素が侵入してもＷ
プラグが体積膨張し、装置性能に影響を与えることを低
減することができる。
Ｗプラグの表面が窒化されるため、酸素が侵入してもＷ
プラグが体積膨張し、装置性能に影響を与えることを低
減することができる。
【００９７】キャパシタの誘電体膜厚を部分的に増大す
ることにより、電界集中による誘電破壊を効率的に防止
することができる。
ることにより、電界集中による誘電破壊を効率的に防止
することができる。
【００９８】ＴａＯをマスクとして利用することによ
り、レアメタルパターニングによる悪影響を低減するこ
とができるだけでなくＨ2の侵入を防ぐ効果が期待でき
る。
り、レアメタルパターニングによる悪影響を低減するこ
とができるだけでなくＨ2の侵入を防ぐ効果が期待でき
る。
【図１】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図２】 Ｗ表面の窒化現象を説明するグラフである。
【図３】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図４】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図５】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図６】 ３次元構造を有する電極上に上部で厚く下部
で薄い誘電体膜を成膜する方法を説明する断面図であ
る。
で薄い誘電体膜を成膜する方法を説明する断面図であ
る。
【図７】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図８】 レアメタル層上にＴａＯ膜を成膜し、パター
ニングに用いる半導体装置の製造方法を示す半導体基板
の断面図である。
ニングに用いる半導体装置の製造方法を示す半導体基板
の断面図である。
１１ 半導体基板 １２ シャロートレンチアイソレーション ３ 絶縁ゲート電極 １４ ソース／ドレイン領域 １５ 下部多結晶シリコンプラグ １７ Ｗプラグ １４、１６ 層間絶縁膜 ３１、３３ ＳｉＮ層 ３２ ＳｉＯ2層 ３４ 酸化シリコン層 ＳＮ 開口 ３６ 下部電極 ３７ キャパシタ誘電体膜 ３８ 上部電極 ３９ ＴｉＮ層 ４１ ＴａＯ膜 ４２ 層間絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１２月８日（２０００．１２．
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】Ｒｕ上部電極成膜後、ＴｉＮ層の物理堆積
を行なう。上部から物理堆積によりＴｉＮ層３９を形成
する。この場合、金属窒化物層を水素を含むガスや水素
を含む雰囲気を用いずに形成することができる。なお、
物理堆積に代え化学気相堆積を用いても良い。この場合
は、均一な厚さのＴｉＮ層３９が形成される。
を行なう。上部から物理堆積によりＴｉＮ層３９を形成
する。この場合、金属窒化物層を水素を含むガスや水素
を含む雰囲気を用いずに形成することができる。なお、
物理堆積に代え化学気相堆積を用いても良い。この場合
は、均一な厚さのＴｉＮ層３９が形成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】次に、ＴａＯ層４１を上述と同様のＣＶＤ
により成膜する。図７（Ｂ）に示すように、ＴａＯ層４
１、ＴｉＮ層３９、上部電極層３８のパターニングを行
なう。このパターニングにおいて、ＴａＯ層４１の上に
レジストパターンを形成し、このレジストパターンをエ
ッチングマスクとしてＴａＯ層４１をパターニングす
る。ＴａＯはエッチング可能であり、別のエッチング工
程においてはマスクとしての機能を果たすことができ
る。レジストマスクはこの段階で除去する。
により成膜する。図７（Ｂ）に示すように、ＴａＯ層４
１、ＴｉＮ層３９、上部電極層３８のパターニングを行
なう。このパターニングにおいて、ＴａＯ層４１の上に
レジストパターンを形成し、このレジストパターンをエ
ッチングマスクとしてＴａＯ層４１をパターニングす
る。ＴａＯはエッチング可能であり、別のエッチング工
程においてはマスクとしての機能を果たすことができ
る。レジストマスクはこの段階で除去する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】このＴａＯ膜を残すことで後工程で、施す
Ｈ2アニールによるキャパシタの劣化を防ぐことが可能
となる。
Ｈ2アニールによるキャパシタの劣化を防ぐことが可能
となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】なお、マスクとして用いる層を、ＴａＯに
代え、Ａｌ2Ｏ3やＮｂＯやＴｉＯxで形成することもで
きる。これらの材料を用いた場合の、マスク層はパター
ニング後除去しても、そのまま残して層間絶縁膜の一部
としても良い。
代え、Ａｌ2Ｏ3やＮｂＯやＴｉＯxで形成することもで
きる。これらの材料を用いた場合の、マスク層はパター
ニング後除去しても、そのまま残して層間絶縁膜の一部
としても良い。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792 Ｆターム(参考） 4K030 AA06 AA11 AA13 AA14 BA17 BA40 BA42 BA59 BB12 CA04 CA12 FA10 5F001 AA17 AD33 5F038 AC05 AC09 AC10 AC15 AV06 DF05 EZ14 EZ15 EZ17 EZ20 5F083 AD24 AD48 FR01 GA24 GA27 GA30 JA02 JA06 JA14 JA15 JA32 JA35 JA38 JA39 JA40 JA56 MA06 MA17 NA01 PR03 PR05 PR06 PR15 PR21 PR33 PR40
Claims (9)
- 【請求項１】 （ア）半導体素子を形成した半導体基板
上に第１層間絶縁膜を形成する工程と、 （イ）前記第１層間絶縁膜中に接続孔を形成する工程
と、 （ウ）前記接続孔を埋めて、窒化可能な導電体のプラグ
を形成する工程と、 （エ）窒化性雰囲気中で前記半導体基板を加熱し、前記
プラグを表面から窒化する工程とを含む半導体装置の製
造方法。 - 【請求項２】 さらに（オ）前記半導体基板を加熱し、
ＳｉＮのソースガスを前記半導体基板上に供給して、前
記プラグを覆うＳｉＮ層を前記第１層間絶縁膜上に化学
気相堆積で形成する工程を含む請求項１記載の半導体装
置の製造方法。 - 【請求項3】 半導体素子を形成した半導体基板と、 前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜を貫通し、表面から深さ方向に従って窒
素濃度が減少するＷＮ xプラグとを有する半導体装置。 - 【請求項4】 （ア）半導体素子を形成した半導体基板
上に、頂面と側面を有する下部電極を形成する工程と、 （イ）前記下部電極表面上に、前記頂面と側面との境界
近傍で相対的に厚く、前記側面下方で相対的に薄く、か
つほぼ均一な厚さを有する誘電体膜を形成する工程と、 （ウ）前記誘電体膜上に上部電極を形成する工程とを含
む半導体装置の製造方法。 - 【請求項5】 前記工程（イ）が、ステップカバレージ
の良い成膜工程とステップカバレージの悪い成膜工程の
組み合わせで行なわれる請求項4記載の半導体装置の製
造方法。 - 【請求項6】 半導体素子を形成した半導体基板と、 前記半導体基板表面上に配置され、頂面と側面を有する
下部電極と、 前記下部電極表面上に形成され、前記頂面と側面との境
界近傍で相対的に厚く、前記側面下方では相対的に薄
く、かつほぼ均一な厚さを有する誘電体膜と、 前記誘電体膜上に形成された上部電極とを有する半導体
装置。 - 【請求項7】 （ア）半導体素子を形成した半導体基板
上にレアメタル層を形成する工程と、 （イ）前記レアメタル層上にＴａＯ膜を形成する工程
と、 （ウ）前記ＴａＯ膜をレジストパターンを用いてパター
ニングする工程と、 （エ）前記パターニングされたＴａＯ膜を用いて前記レ
アメタル層をパターニングする工程とを含む半導体装置
の製造方法。 - 【請求項8】 さらに、（オ）前記工程（ア）の後、前
記工程（イ）の前に、前記レアメタル層上に金属又は金
属窒化物層を形成する工程を含み、 前記工程（ウ）は、前記レアメタル層を露出することな
く終了し、 前記工程（エ）は、前記パターニングされたＴａＯ膜を
用いて前記金属窒化物層と前記レアメタル層とをパター
ニングする請求項8記載の半導体装置の製造方法。 - 【請求項9】 半導体素子を形成した半導体基板と、 前記半導体基板上に配置されたレアメタル層と、 前記レアメタル層上に配置され、前記レアメタル層と同
一平面形状を有するＴａＯ膜とを有する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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| JP2000255708A JP3993972B2 (ja) | 2000-08-25 | 2000-08-25 | 半導体装置の製造方法と半導体装置 |
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| JP2007126521A Division JP2007306003A (ja) | 2007-05-11 | 2007-05-11 | 半導体装置の製造方法と半導体装置 |
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| JP (1) | JP3993972B2 (ja) |
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| KR101661305B1 (ko) | 2010-08-13 | 2016-09-30 | 삼성전자 주식회사 | 커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법 |
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