JP4286439B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法と半導体装置に関し、特に酸化物誘電体で形成されたキャパシタ誘電体層を含むキャパシタを有する半導体装置の製造方法と半導体装置に関する。
【0002】
なお、本明細書において高誘電体とは比誘電率が20以上の誘電体を指す。
【0003】
【従来の技術】
ダイナミックランダムアクセスメモリ(DRAM)、強誘電体ランダムアクセスメモリ(FERAM)等の半導体メモリはキャパシタをメモリ素子として利用する。キャパシタの性能を向上することによって、メモリ素子の性能を向上することができる。高い誘電率を有する高誘電体キャパシタを用いれば、DRAMを微細化することが容易になる。強誘電体キャパシタを用いれば、不揮発性メモリを作成することができる。
【0004】
酸化物高誘電体層または酸化物強誘電体層をキャパシタ誘電体層として用いる場合、キャパシタの下側電極、上側電極は酸化されないまたは酸化されても導電体である金属、または導電性金属酸化物で形成することが望まれる。このような材料の電極を用いれば、良好な誘電体特性を有するキャパシタ誘電体層を得ることが容易になる。
【0005】
酸化されない、または酸化されても導電性を保つ性質を有する金属として、Ru,Pt、等の貴金属を含むレアメタルが知られている。導電性を有する金属酸化物としてRuOx、SrRuO3等が知られている。これらの金属および金属酸化物は酸化シリコン等の絶縁体に対して接着性に乏しい。半導体装置を作成するためには、SiO2などで層間絶縁層を形成することが必要である。層間絶縁層との密着性が乏しいと、半導体装置内でこれらの材料を用いることが困難になる。
【0006】
【発明が解決しようとする課題】
以上説明したように、優れた性能を有するキャパシタを作成しようとするとレアメタルの電極を用いることが望まれる。しかし、レアメタルの電極は絶縁層との接着性が乏しい。レアメタルの電極を用い、絶縁層との接着力を向上することが望まれている。
【0007】
本発明の目的は、レアメタル層と絶縁層との接着力を向上することのできる半導体装置の製造方法を提供することである。
【0008】
本発明の他の目的は、レアメタル層と絶縁層との密着力の優れた半導体装置を提供することである。
【0009】
【課題を解決するための手段】
本発明の1観点によれば、
(ア)下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
(イ)前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された接着層、接着層の上に最上層として配置された絶縁マスク層を含む積層を形成する工程と、
(ウ)前記積層をエッチングしてパターニングする工程と、
(エ)パターニングされた前記積層をウェットエッチングにより化学的に処理して前記絶縁マスク層の一部または全部を除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
(オ)前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
を含む半導体装置の製造方法
が提供される。
本発明の他の観点によれば、
(ア)下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
(イ)前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された最上層である接着層を含む積層を形成する工程と、
(ウ)前記積層をエッチングしてパターニングする工程と、
(エ)パターニングされた前記積層をウェットエッチングにより化学的に処理して前記接着層を部分的に除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
(オ)前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
を含む半導体装置の製造方法
が提供される。
【0012】
【発明の実施の形態】
平面的な構成のみではなく、高さ方向にも構造を有する3次元キャパシタを形成しようとすると、キャパシタの構成要素である誘電体層およびその両側の電極を化学気相堆積(CVD)で形成することが望まれる。キャパシタ誘電体層としては、例えばTa25等の高誘電体層や、SrTiO3等の強誘電体層が注目されている。
【0013】
酸化物誘電体の良好な誘電体特性を確保するためには酸素などの酸化性雰囲気中で熱処理することが望まれ、電極としても酸化しない金属や酸化しても導電性を有する金属または導電性金属酸化物を用いることが望まれる。例えば、電極としてRuが用いられる。
【0014】
しかし、物理気相堆積(PVD)で形成したRu電極は、絶縁層との接着力が弱い。CVDで形成したRu電極は、絶縁層との接着力がさらに弱い。Ruを電極として用い、立体的構造を有するキャパシタを作成した後、SiO2の層間絶縁膜を形成すると、層間絶縁膜は通常剥離してしまう。
【0015】
接着力の弱い金属と絶縁層との間の接着力を増強するために、TiNなどの接着層を用いることができる。
【0016】
本願発明者らは、Ru電極と絶縁層との間に接着層としてTiN層を挿入したキャパシタを作成した。
【0017】
図2(A)に示すように、Si基板1の上に厚さ約15nmのTi層2をスパッタリングで形成し、その上に接着層、バリア層として機能するTiN層3を厚さ約30nm反応性スパッタリングで形成した。このTiN層3の上に、下側Ru電極層4を厚さ約30nmCVDで形成した。Ru層の形成は、Ru(EtCP)2又はRu(CP)2、又はRu(OD)3をソースガスとし、基板温度300〜400℃のCVDにより行なった。
【0018】
下側Ru電極4の上に、キャパシタの高誘電体層となるTa25層5を、厚さ約15nmCVDで形成した。Ta25の形成は、Ta(O(C25))5をソースガスとし、基板温度400〜500℃のCVDにより行なった。
【0019】
Ta25キャパシタ誘電体層の上に、上側電極としてRu層6を上述同様のCVDにより厚さ約50nm形成した。上側Ru電極層6の上に、接着層として機能するTiN層7を厚さ約50nm反応性スパッタリングで形成した。なお、TiN層7は導電性を有するため上側電極の一部としても機能する。このようにして形成したキャパシタ積層の上にテトラエチルオルソシリケート(TEOS)をソースガスとし、厚さ約500nmのSiO2層間絶縁膜(ILD)8をCVDで形成した。
【0020】
このように、形成したキャパシタ構造において、層間絶縁膜8とその下のTiN層7との間に剥離は生じなかった。TiN層7が、Ru層6とILD8との間の接着力を増強したことが判る。
【0021】
次に、図2(B)に示すように、上述のキャパシタ構造を作成した後、上側電極を形成するTiN層7、Ru層6をレジストマスクを用いてリアクティブイオンエッチングでパターニングした。TiN層のエッチングはCl2/Heをエッチャントガスとして用い、Ru層のエッチングは、Cl2/O2をエッチャントガスとして用いた。
【0022】
パターニングした上側電極の上に、上述同様の層間絶縁膜8をCVDで形成した。この場合、層間絶縁膜8は、図に示すように、TiN層7から剥離してしまった。より詳しく説明すると、層間絶縁膜成膜後部分的に剥がれが生じ、テープテストを行うと、全て剥がれを生じた。
【0023】
図2(A)に示すように、上側電極をパターニングしなかった場合には、層間絶縁膜8は剥離せず、上側電極のパターニングを行なった時、層間絶縁膜8が剥離する。この現象を究明するために、2次イオン質量分析(SIMS)により、層間絶縁膜8、TiN層7、Ru層6の元素分析を行なった。
【0024】
図3(A)は、上側電極をパターニングした場合の測定結果を示し、図3(B)は、上側電極をパターニングしなかった場合の測定結果を示す。なお、測定した元素分布の内、特に注目すべきと考えられるCl及びRuの分布のみを取り出して示す。層間絶縁膜ILD中には特に注目すべき不純物分布は存在しない。
【0025】
しかしながら、パターニングした構造において、層間絶縁膜ILDとTiN層の界面において、ClとRuの顕著なピークが見出された。パターニングを行なわなかったサンプルにおいては、図3(B)に示すように、ClおよびRuのTiN層表面でのピークはわずかなものである。これに対し、パターニングしたサンプルにおいては、TiN層表面において、Ru及びClが顕著なピークを示している。
【0026】
なお、ClはTiN層およびRu層をエッチングする時に用いたエッチャントガスの構成元素である。Ruは、本来TiN層には含まれない元素であるが、Ru層をエッチングする際に、Ru層から脱離した元素がTiN層表面に付着すると考えられる。
【0027】
TiN層表面にRuが付着すると、接着層としてのTiN層の機能を大幅に損なうことが考えられる。そこで、上側電極パターニングの際Ru及び/又はClがパターニング後の構造上に残留しても、この影響を低減する方法を考察した。
【0028】
図1(A)に示すように、Si基板1表面上に、Ti層2、TiN層3、Ru層4、Ta25層5、Ru層6、TiN層7を前述のサンプルと同様にして形成した。なお、各層の厚さ、製造方法は前述のサンプルと同様である。Ru層の形成は、Ru(EtCP)2又はRu(CP)2、又はRu(OD)3をソースガスとし、基板温度300〜400℃のCVDにより行なった。Ta25の形成は、Ta(O(C25))5をソースガスとし、基板温度400〜500℃のCVDにより行なった。
【0029】
TiN層7の上に、さらにSiO2層10をソースとしてTEOSを用いたCVDにより厚さ約500nm形成した。このSiO2層10の上にホトレジスト層を形成し、露光、現像してレジストパターンPRを作成した。レジストパターンPRをマスクとして、SiO2層10をエッチングした。その後、レジストマスクPRを除去した。レジストパターンの除去は、室温でCl2/CF4/フォーミングガスをエッチャントガスとしたアッシングにより行なった。
【0030】
SiO2層10をマスクとしてTiN層7、Ru層6をパターニングした。TiN層のエッチングは、Cl2/He混合ガスをエッチャントとしたリアクティブイオンエッチング(RIE)により行なった。Ru層のエッチングは、Cl2/O2をエッチャントガスとしたRIEにより行なった。
【0031】
その後、図1(B)に示すように、HF溶液で表面処理を行なった。SiO2層10は、HF溶液によりエッチングされ、その表面部分が除去された。なお、SiO2層10を一部除去したが、全部除去しても良い。
【0032】
図1(C)に示すように、表面を化学処理したキャパシタ構造上に、TEOSをソースとしたCVDにより、層間絶縁膜8を堆積した。この方法により形成したキャパシタ構造においては、層間絶縁膜8は剥離しなかった。なお、接着力検査のため、テープテストも行なったが、剥離は生じなかった。これに対し、図2(B)の場合には、テープテストで層間絶縁膜が剥離した。
【0033】
以上説明した実験により、Ru層等のレアメタル層をエッチングした後、エッチング残さが付着し得る表面を化学的処理により清浄化すれば、その後作成する層間絶縁膜に対する接着力が増強することが分かる。
【0034】
図4(A)〜(C)、図5(D)、(E)、図6(F)は、本発明の実施例によるDRAM装置の製造方法の主要工程を示す。
【0035】
図4(A)に示すように、p型表面領域を有するSi基板11表面にシャロートレンチアイソレーション(STI)によりSiO2の分離領域12を形成する。分離領域12で画定された活性領域表面に、絶縁ゲート電極13を形成する。
【0036】
図4(B)に示すように、絶縁ゲート電極はSi表面に形成されたSiO2層のゲート絶縁膜21と、その上に形成された多結晶シリコンの下側ゲート電極22と、その上に形成されたWSi等の上側ゲート電極23と、その上に形成されたSiN等のエッチストッパ層24と、ゲート電極側壁を覆うSiN等のサイドウォールエッチストッパ25とを有する。なお、図示の簡略化のため、以降の図面においても絶縁ゲート電極は簡略化した構成13で示す。
【0037】
絶縁ゲート電極13を作成した後、SiO2等の第1層間絶縁膜14を形成する。第1層間絶縁膜14の所要個所にコンタクト孔を開口し、多結晶シリコン、W等のプラグ15を形成する。なお、プラグの形成は、CVDによる堆積とCMP等による不用部除去によって行なう。
【0038】
その後、基板全面上に第2層間絶縁膜16を形成する。なお、第2層間絶縁膜16は一旦途中のレベルまで絶縁層を堆積し、ビット線BLを形成した後、ビット線BLを埋め込んで、残りの部分の絶縁層の堆積を行なって作成する。第2層間絶縁膜16を貫通して、下のプラグ15に達する接続孔を形成し、W等で形成されたプラグ17を作成する。
【0039】
プラグ17の作成は、例えばブランケットW層の堆積、CMP等によって行なう。その後、平坦化した表面上にSiN層31、SiO2層32、SiN層33の積層を形成する。これらの積層は、後に形成するキャパシタの倒れ防止のための台座を形成する部材となる。上下のSiN層31、33は、SiO2層のエッチング時にエッチストッパとして機能する。
【0040】
SiN層33の上に、厚い犠牲膜をSiO2等により形成し、シリンダ型キャパシタを形成する領域に開口を形成する。この開口の底面にプラグ17の表面を露出させる。開孔を形成した後、TiN層34、Ru層36を堆積し、犠牲膜表面上のRu層及びTiN層をCMP等により除去する。このようにして、キャパシタの下側電極が形成される。
【0041】
その後犠牲膜は、HF溶液等によるウェットエッチングにより除去する。この除去工程において、TiN層34は、露出している部分から除去され、SiN層33表面から引き込んだ部分まで除去される。Ru層36は、外側側面も露出される。
【0042】
キャパシタ下側電極の露出表面上に、Ta25層37をTa(O(C25))5をソースガスとした400〜500℃のCVDにより厚さ約13nm堆積する。このTa25層37は、TiN層34が後退した部分も含め、露出しているRu層36の全表面を覆う。
【0043】
Ru(EtCP)2又はRu(CP)2をソースガスとして用い、基板温度300〜400℃のCVDにより、Ta25層37表面を覆って、Ru層38を厚さ約30nm形成する。このようにして、下側電極36、キャパシタ誘電体層37、上側電極38からなるキャパシタ構造が形成される。
【0044】
図4(C)に示すように、TiN層39を物理気相堆積(PVD)により厚さ約100nm形成する。PVDによるTiN層の形成は、主に平坦表面上に行なわれ、垂直に近い側面上にはほとんど行なわれない。
【0045】
TiN層39形成後、CVDによりSiO2層を厚さ約400nm全面に形成する。SiO2層の表面にレジストマスクを形成し、SiO2層をパタ−ニングしてSiO2のハードマスク層40pを形成する。その後レジストパターンは除去する。
【0046】
図5(D)に示すように、ハードマスク層40pをマスクとし、その下のTiN層及びRu層をエッチングし、パターニングしたTiN層39p、パターニングしたRu層38pを形成する。なお、その下のTa25層37も同一形状にパターニングしても良い。以下の図面においては、Ta25層37もパターニングされた場合を示す。ハードマスク層40pをマスクとしたエッチングにおいて、TiN層39pとその下のRu層38pは、端部が揃った同一形状に整形される。
【0047】
図5(E)に示すように、SiO2のハードマスク層40pを全て又は一部分除去する。図においてはハードマスク層40pを全て除去した状態を示すが、図1(C)で示すように、その厚さの一部分たとえば20〜30nmのみを除去しても良い。この場合には、図1(C)に示すように、SiO2ハードマスク層40pの端部は、TiN層39p及びRu層38pの端部から引き込んだ形状となる。Ru表面がハードマスク層に覆われた状態を保つため、Ru表面が露出する場合の汚染の可能性を防ぐことができる。
【0048】
図6(F)に示すように、ハードマスク層を全て又は部分的に除去した後、キャパシタ構造を覆って半導体基板全面上に酸化シリコン等の層間絶縁膜42を形成する。
【0049】
実際に、上述の構造によるDRAM装置を試作した結果、層間絶縁膜の剥離は生じなかった。Ru電極を用い、信頼性の高い、キャパシタを有する半導体装置が得られた。
【0050】
上側電極のエッチング時に、キャパシタ表面はSiO2層40pで覆われており、エッチングによる生成物は、SiO2ハードマスク層40p表面に残さとして付着すると考えられる。SiO2ハードマスク層40pの少なくとも表面部分をエッチングで除去することにより、上側電極エッチング時に表面に堆積した残さはエッチングと共に除去されるものと考えられる。
【0051】
上述の実施例においては、キャパシタの上側電極パターニングのためにハードマスク層を用い、上側電極エッチング後ハードマスク層を一部分又は全て除去した。しかし、ハードマスク層を用いずにエッチングの副産物の影響を低減することも可能である。
【0052】
図7(A)、(B)、図8(C)、(D)、図9(E)は、本発明の他の実施例によるDRAM半導体装置の製造方法の主要工程を示す。
【0053】
図7(A)に示すように、Si基板表面上に、DRAMセル作成用のMOSトランジスタ、キャパシタを形成する。なおこの工程は、図4(A)に示すものと同様である。
【0054】
図7(B)に示すように、TiNをPVDにより上方から堆積し、平坦な表面上に、たとえば厚さ約50nmのTiN層39を形成する。図4(C)の工程においては、引き続きハードマスク層の堆積を行なったが、本実施例においてはハードマスク層は形成しない。
【0055】
図8(C)に示すように、TiN層39をレジストマスクを用いてパターニングする。パターニングされたTiN層39pが形成される。その後レジストパターンを除去し、TiN層39pをマスクとし、Ru層のエッチングを行なう。パターニングされたRu層38pは、TiN層39pと同一の平面形状となる。なお、キャパシタ誘電体膜37を同時にエッチングしても良い。
【0056】
図8(D)に示すように、マスクとして用いたTiN層の一部分(表面層)をH2SO4を含む溶液、たとえばH2SO4+H22溶液を用いてウェットエッチングで除去し、たとえば厚さ約10〜30nmのTiN層39rを残す。TiN層の表面がエッチングで除去されることにより、その表面に付着した先のエッチングの残さは除去される。
【0057】
なお、残すTiN層39rの厚さは、Ru層38pとその上に形成する層間絶縁膜との間の接着層の役割を果たすものであれば良い。TiN層39rの端部は、Ru層38pの端部から後退した形状となる。
【0058】
図9(E)に示すように、表面をエッチング除去されたTiN層39rを覆って、半導体基板表面上に層間絶縁膜42を堆積する。
【0059】
本実施例においても、Ru層エッチング時に発生したエッチング残さは、TiN層39の表面層エッチングによって除去され、その影響は低減する。
【0060】
図10(A)、(B)、図11(C)、(D)は、本発明のさらに他の実施例によるDRAM半導体装置の製造方法の主要工程を示す。
【0061】
図10(A)に示すように、半導体基板表面の上にDRAMセルを構成するトランジスタ、キャパシタを作成する。この構成は、図4(A)に示したものと同様である。
【0062】
図10(B)に示すように、キャパシタ上側電極38上に、TiN層39をPVDによりたとえば厚さ約50nm堆積する。この構成は、図7(B)に示したものと同様である。
【0063】
図11(C)に示すように、レジストマスクを用いてTiN層39をエッチングしてパターニングされたTiN層39pを残す。その後レジストパターンは除去する。TiN層39pをマスクとしてRu層38をエッチングし、TiN層39pと同一形状のRu層38pにパターニングする。この状態では、Ru層エッチングによる残さがTiN層39p表面に付着しているものと考えられる。
【0064】
図11(D)に示すように、O2を含む雰囲気中で半導体基板を200〜600℃、より好ましくは300〜500℃で1〜100分間加熱し、熱化学反応を生じさせる。表面に付着しているRuは、RuO4(ガス)となって離散する。Clが付着している場合、Clはより化学的反応力の強いOと置換される。このように、表面に付着したRu,Clを除去したTiN層39tを得る。その後、前述の実施例同様、TiN層39tを覆って、層間絶縁膜を形成する。
【0065】
以上、シリンダ型キャパシタを有するDRAM半導体装置の製造方法を説明した。作成するキャパシタはシリンダ型に制限されるものではない。例えば、ピラー型キャパシタや凹部型キャパシタを作成することもできる。又、高誘電体層の代りに強誘電体層を形成すればDRAMに代えFeRAMを作成することができる。以下、凹型キャパシタを有するFeRAM半導体装置の製造工程を概略的に説明する。
【0066】
図12(A)に示すように、第1層間絶縁膜51をSiO2のCVDなどにより形成する。接続孔を開口し、W層53、TiN層54の積層を埋め込む。この上に第2層間絶縁膜55をSiO2のCVDなどにより形成し、キャパシタ形成用の凹部を形成する。凹部内にRu層56をCVDにより堆積し、第2層間絶縁膜55表面上のRu層をCMP等により除去する。
【0067】
Ru層56の表面上に、BST層57をCVDにより堆積する。BST層57の表面上に、上側電極となるRu層58をCVDにより堆積する。
【0068】
図12(B)に示すように、Ru層58の上に、TiN層59をPVDにより成膜し、その上にSiO2層60をCVDにより堆積する。レジストパターンを用いてSiO2層をパターニングし、SiO2のハードマスク層60pを得る。その後レジストパターンは除去する。
【0069】
図12(C)に示すように、SiO2ハードマスク層60pをマスクとし、TiN層、Ru層をエッチングし、パターニングされたTiN層59p、パターニングされたRu層58pを得る。ハードマスク60pを用いた同一プロセルのエッチングにおいて、TiN層59p、Ru層58pは同一の平面形状を有する。
【0070】
図12(D)に示すように、ハードマスク層60pを一部又は全て除去する。図においてはハードマスク層60pを全て除去した状態を示すが、図1(C)に示すように、一部を残しても良い。この場合、残ったハードマスク層の端部はキャパシタの上側電極端部から引き込んだ形状となる。
【0071】
図12(E)に示すように、作成されたキャパシタを覆って、半導体基板表面上に層間絶縁膜62を形成する。このようにして、接着力の強い層間絶縁膜を有するFERAM半導体装置が形成される。
【0072】
図13(A)〜(E)は、本発明の他の実施例によるFERAM半導体装置の製造方法の主要工程を示す。図13(A)に示すように、層間絶縁膜51中にプラグ53、54を形成し、その上に層間絶縁膜55を形成する。層間絶縁膜55表面に溝を形成してその上にキャパシタ構造を形成する。この構成は、図12(A)に示したものと同様である。
【0073】
図13(B)に示すように、Ru層58の上にTiN層59をPVDによりたとえば厚さ約50nm堆積する。本実施例においては、TiN層59上にSiO2層は形成しない。
【0074】
図13(C)に示すように、TiN層59の上にレジストパターンを形成し、TiN層をエッチングし、整形したTiN層59pを得る。その後、レジストパターンは除去する。パターニングされたTiN層59pをマスクとし、Ru層58をエッチングし、TiN層59pと同一形状のRu層58pを得る。Ru層のエッチングにより生じた残さはTiN層59p表面に付着すると考えられる。
【0075】
図13(D)に示すように、TiN層の表面をエッチングで除去し、厚さ約10〜30nmのTiN層59rを残す。このエッチングにより、TiN層59rの端部はRu層58pの端部から引き込んだ形状となる。
【0076】
TiN層の表面層を除去することにより、TiN層表面に付着していたRu,Cl等のエッチング残さは除去されると考えられる。
【0077】
図13(E)に示すように、処理後のキャパシタ構造表面を覆って、半導体基板上に層間絶縁膜62を形成する。清浄化されたTiN層表面に形成された層間絶縁膜は強い接着力を示すと考えられる。
【0078】
図14(A)〜(E)は、本発明のさらに他の実施例によるFeRAM半導体装置の製造方法の主要工程を示す。
【0079】
図14(A)に示すように、層間絶縁膜に埋め込まれたキャパシタ構造を形成する。この構成は、図12(A)に示すものと同様である。
【0080】
図14(B)に示すように、Ru層58上にTiN層をPVDにより堆積し、レジストパターンを用いてパターニングしてTiN層のパターン59pを形成する。
【0081】
図14(C)に示すように、TiN層59pをマスクとし、その下のRu層をエッチングしてパターニングされたRu層58pを得る。TiN層59pとRu層58pとは同一平面形状を有する。
【0082】
図14(D)に示すように、半導体基板をO2を含む雰囲気中200〜600℃、より好ましくは300〜500℃で、1〜100分間加熱する熱処理を行なう。TiN層59t表面に付着したRu、Clは、O2を含む雰囲気中の熱処理により除去される。
【0083】
図14(E)に示すように、処理された半導体基板表面上に層間絶縁膜62を形成する。清浄化されたTiN層表面上に形成された層間絶縁膜は、強い接着力を示すと考えられる。
【0084】
このようにして、Ru層を電極として用いたキャパシタ表面上に、接着力の強い層間絶縁膜を形成することができる。
【0085】
以上実施例に従って本発明を説明したが、本発明はこれらに制限されるものでない。例えば、キャパシタの電極としてRu層を用いる場合を説明したが、下部電極はPt、Ir等のレアメタル層、メタル窒化物層、SrRuO3層、RuO層、IrO2層を用いてもよい。上部電極としてはRu,Ir,Pt,Pd,RuO,IrO2、SrRuO3を用いてもよい。これらの場合にも同様の結果が得られるであろう。接着層としてTiN層を用いる場合を説明したが、その他Ta25層、WNx層、TiON層、WON層等を用いることもできるであろう。キャパシタ誘電体層としてTa25、BST[(Ba、Sr)TiO3]を用いる場合を説明したが、SrTiO3、Pb(Zr、Ti)O3等を用いても同様の結果が得られるであろう。TiN層の部分的エッチングにH2SO4を含む溶液を用いたが、HFを含む溶液やOH-+H22を含む溶液を用いても同様の結果が得られるであろう。その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【0086】
本発明の特徴に関し、以下を開示する。
【0087】
(付記1) (ア)レアメタルで形成された下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
(イ)前記キャパシタ誘電体層上に、レアメタルで形成された上側電極層、接着層を含む積層を形成する工程と
(ウ)前記積層をパターニングする工程と、
(エ)パターニングされた前記積層を化学的に処理して前記積層の表面層を除去する工程と、
(オ)前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と
を含む半導体装置の製造方法。
【0088】
(付記2)前記積層が、さらに前記接着層の上に形成された絶縁マスク層を最上層として含み、前記工程(エ)は前記絶縁マスク層の一部または全部を除去する付記1記載の半導体装置の製造方法。
【0089】
(付記3) 前記工程(ウ)は、レジストマスクを用いて前記絶縁マスク層をパターニングする工程と、パターニングされた前記絶縁マスク層を用いて前記接着層、前記上側電極層をパターニングする工程を含む付記2記載の半導体装置の製造方法。
【0090】
(付記4) 前記絶縁マスク層が酸化シリコン層であり、前記工程(エ)は、前記積層をHFを含む溶液で処理し、前記絶縁マスク層を部分的にまたは全て除去する付記2または3記載の半導体装置の製造方法。
【0091】
(付記5) 前記積層の最上層が前記接着層であり、前記工程(エ)が前記接着層を部分的に除去する付記1記載の半導体装置の製造方法。
【0092】
(付記6) 前記工程(ウ)は、レジストマスクを用いて前記接着層をパターニングする工程と、パターニングされた前記接着層を用いて前記上側電極層をパターニングする工程を含む付記5記載の半導体装置の製造方法。
【0093】
(付記7) 前記工程(エ)は、H2SO4を含む溶液、HFを含む溶液、またはOH-+H22を含む溶液を用いて前記接着層の一部をエッチする付記5または6に記載の半導体装置の製造方法。
【0094】
(付記8) (ア)レアメタルで形成された下側電極を有する半導体基板上に高い誘電率を有する高誘電体層または強誘電体層で形成されたキャパシタ誘電体層を堆積する工程と、
(イ)前記キャパシタ誘電体層上に、レアメタルで形成された上側電極層、接着層を含む積層を形成する工程と
(ウ)前記積層をパターニングする工程と、
(エ)パターニングされた前記積層を熱化学的に処理して前記積層の表面層を変化させる工程と、
(オ)前記熱化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と
を含む半導体装置の製造方法。
【0095】
(付記9) 前記工程(ウ)は、レジストマスクを用いて前記接着層をパターニングする工程と、パターニングされた前記接着層を用いて前記上側電極層をパターニングする工程を含む付記8記載の半導体装置の製造方法。
【0096】
(付記10) 前記工程(エ)は、O2を含む雰囲気中、200℃〜600℃の温度で、1〜100分アニールを行なう付記8又は9記載の半導体装置の製造方法。
【0097】
(付記11) 前記レアメタルが、Ru、SrRuO3、RuOx、Ptおよびこれらの組み合わせのいずれかであり、前記接着層がTiN、Ta25、WN、TiON、WONおよびこれらの組み合わせのいずれかである付記1〜10のいずれか1項記載の半導体装置の製造方法。
【0098】
(付記12) 前記キャパシタ誘電体層がTa25、(Ba,Sr)TiO3、SrTiO3、Pb(Zr、Ti)O3、これらの組み合わせのいずれかである付記1〜11のいずれか1項記載の半導体装置の製造方法。
【0099】
(付記13) 前記層間絶縁膜は、酸化シリコンで形成されている付記1〜12のいずれか1項に記載の半導体装置の製造方法。
【0100】
(付記14) ア)Ruで形成された下側電極を有する半導体基板上に酸化物誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
(イ)前記キャパシタ誘電体層上に、Ruで形成された上側電極層、TiN接着層、SiO2マスク層を積層する工程と
(ウ)前記積層をパターニングする工程と、
(エ)パターニングされた前記積層をHFを含む溶液で化学的に処理して前記SiO2マスク層を一部除去する工程と、
(オ)前記化学的に処理したSiO2マスク層を覆って前記半導体基板上に層間絶縁層を形成する工程と
を含む半導体装置の製造方法。
【0101】
(付記15) 能動素子を形成した半導体基板と、
前記半導体基板上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜上に配置され、レアメタルで形成され、前記能動素子に電気的に接続された下側電極と、
前記下側電極上に配置され、高い誘電率を有する高誘電体または強誘電体で形成されたキャパシタ誘電体層と、
前記キャパシタ誘電体層上に配置され、レアメタルで形成された上側電極層と、
前記上側電極層上に配置され、前記上側電極層と同一平面形状を有する接着層と、
前記接着層上に配置され、前記接着層端部から引き込んだ端部を有する絶縁マスク層と、
前記絶縁マスク層、前記上側電極層、前記キャパシタ誘電体層、前記下側電極層を覆って前記半導体基板上に形成された層間絶縁層と
を有する半導体装置。
【0102】
(付記16) 能動素子を形成した半導体基板と、
前記半導体基板上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜上に配置され、レアメタルで形成され、前記能動素子に電気的に接続された下側電極と、
前記下側電極上に配置され、高い誘電率を有する高誘電体または強誘電体で形成されたキャパシタ誘電体層と、
前記キャパシタ誘電体層上に配置され、レアメタルで形成された上側電極層と、
前記上側電極層上に配置され、前記上側電極層端部から引き込んだ端部を有する接着層と、
前記上側電極層、前記キャパシタ誘電体層、前記下側電極層を覆って前記半導体基板上に形成された層間絶縁層と
を有する半導体装置。
【0103】
(付記17) 前記接着層表面が、前記上側電極整形に基づく残留物を有さず、高い接着力を有する付記15または16記載の半導体装置。
【0104】
【発明の効果】
以上説明したように、本発明によれば、レアメタル電極と層間絶縁膜等の絶縁膜との間の接着力が向上する。
【0105】
信頼性の高い層間絶縁膜を有する高誘電体キャパシタ、強誘電体キャパシタを有する半導体装置が提供される。
【図面の簡単な説明】
【図1】 本発明の基本実施例を説明するための半導体基板の断面図である。
【図2】 本発明者の行なった実験を説明するための半導体基板の断面図である。
【図3】 図2に示すサンプルのSIMS測定結果を示すグラフである。
【図4】 本発明の実施例によるDRAMの製造方法の主要工程を示す半導体基板の断面図である。
【図5】 本発明の実施例によるDRAMの製造方法の主要工程を示す半導体基板の断面図である。
【図6】 本発明の実施例によるDRAMの製造方法の主要工程を示す半導体基板の断面図である。
【図7】 本発明の他の実施例によるDRAM装置の製造方法の主要工程を示す半導体基板の断面図である。
【図8】 本発明の他の実施例によるDRAM装置の製造方法の主要工程を示す半導体基板の断面図である。
【図9】 本発明の他の実施例によるDRAM装置の製造方法の主要工程を示す半導体基板の断面図である。
【図10】 本発明のさらに他の実施例によるDRAM装置の製造方法の主要工程を示す半導体基板の断面図である。
【図11】 本発明のさらに他の実施例によるDRAM装置の製造方法の主要工程を示す半導体基板の断面図である。
【図12】 本発明の実施例によるFeRAM装置の製造方法の主要工程を示す半導体基板の断面図である。
【図13】 本発明の他の実施例によるFeRAM装置の製造方法の主要工程を示す半導体装置の断面図である。
【図14】 本発明のさらに他の実施例によるFeRAM装置の製造方法の主要工程を示す半導体装置の断面図である。
【符号の説明】
1 Si基板
2 Ti層
3 TiN層
4 Ru層
5 Ta25(キャパシタ誘電体)層
6 Ru層
7 TiN層
8 層間絶縁膜
10 SiO2
38 Ru層
39 TiN層
40 SiO2
42 層間絶縁膜
58 Ru層
59 TiN層
60 SiO2
62 層間絶縁膜

Claims (5)

  1. (ア)下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
    (イ)前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された接着層、接着層の上に最上層として配置された絶縁マスク層を含む積層を形成する工程と、
    (ウ)前記積層をエッチングしてパターニングする工程と、
    (エ)パターニングされた前記積層をウェットエッチングにより化学的に処理して前記絶縁マスク層の一部または全部を除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
    (オ)前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
    を含む半導体装置の製造方法。
  2. 前記工程(ウ)は、レジストマスクを用いて前記絶縁マスク層をパターニングする工程と、パターニングされた前記絶縁マスク層を用いて前記接着層、前記上側電極層をパターニングする工程を含む請求項記載の半導体装置の製造方法。
  3. 前記絶縁マスク層が酸化シリコン層であり、前記工程(エ)は、前記積層をHFを含む溶液で処理し、前記絶縁マスク層を部分的にまたは全て除去する請求項または記載の半導体装置の製造方法。
  4. (ア)下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
    (イ)前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された最上層である接着層を含む積層を形成する工程と、
    (ウ)前記積層をエッチングしてパターニングする工程と、
    (エ)パターニングされた前記積層をウェットエッチングにより化学的に処理して前記接着層を部分的に除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
    (オ)前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
    を含む半導体装置の製造方法。
  5. 前記工程(ウ)は、レジストマスクを用いて前記接着層をパターニングする工程と、パターニングされた前記接着層を用いて前記上側電極層をパターニングする工程を含む請求項記載の半導体装置の製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3993972B2 (ja) * 2000-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法と半導体装置
KR100388682B1 (ko) 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
KR100434496B1 (ko) * 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
GB2386471B (en) 2001-12-11 2004-04-07 Samsung Electronics Co Ltd A method for fabricating a one-cylinder stack capacitor
KR100442104B1 (ko) * 2001-12-27 2004-07-27 삼성전자주식회사 커패시터를 갖는 반도체 소자의 제조방법
KR100673015B1 (ko) * 2005-11-14 2007-01-24 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 형성 방법
JP4916715B2 (ja) * 2005-12-21 2012-04-18 富士通株式会社 電子部品
KR100678650B1 (ko) * 2006-01-27 2007-02-06 삼성전자주식회사 하부 금속 전극의 표면에 형성된 반구형 금속들을 포함하는커패시터
KR100846393B1 (ko) * 2007-03-30 2008-07-15 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
JP5288193B2 (ja) * 2009-03-26 2013-09-11 Tdk株式会社 薄膜コンデンサ
US8564094B2 (en) * 2009-09-09 2013-10-22 Micron Technology, Inc. Capacitors including at least two portions of a metal nitride material, methods of forming such structures, and semiconductor devices including such structures
US20180227694A1 (en) * 2013-11-05 2018-08-09 Livestage Inc. Audio capture for multi point image capture systems
CN109216360B (zh) 2017-07-07 2021-01-12 联华电子股份有限公司 半导体存储装置
KR102082433B1 (ko) * 2017-10-19 2020-02-27 한국과학기술연구원 프로젝터-카메라 기반의 로봇형 디바이스와 헤드 마운트 디스플레이를 사용하는 원격 협업 시스템 및 이를 이용한 원격 인터랙션 방법
US10332888B2 (en) * 2017-11-13 2019-06-25 United Microelectronics Corp. Memory devices and method of manufacturing the same
US11081364B2 (en) * 2019-02-06 2021-08-03 Micron Technology, Inc. Reduction of crystal growth resulting from annealing a conductive material

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605465B2 (ja) * 1990-08-31 1997-04-30 日本電気株式会社 容量絶縁膜の形成方法
EP0477890B1 (en) * 1990-09-26 2001-04-25 Canon Kabushiki Kaisha Processing method and apparatus
US5250832A (en) * 1990-10-05 1993-10-05 Nippon Steel Corporation MOS type semiconductor memory device
KR100234361B1 (ko) 1996-06-17 1999-12-15 윤종용 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법
KR100230422B1 (ko) 1997-04-25 1999-11-15 윤종용 반도체장치의 커패시터 제조방법
TW421858B (en) * 1997-06-30 2001-02-11 Texas Instruments Inc Integrated circuit capacitor and memory
US6100132A (en) * 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
KR100285066B1 (ko) * 1997-12-06 2001-04-02 윤종용 고유전체 물질을 갖는 커패시터의 형성방법
KR100364798B1 (ko) * 2000-04-03 2002-12-16 주식회사 하이닉스반도체 반도체 메모리 장치 제조 방법

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Publication number Publication date
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US20030211699A1 (en) 2003-11-13
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