KR100678650B1 - 하부 금속 전극의 표면에 형성된 반구형 금속들을 포함하는커패시터 - Google Patents
하부 금속 전극의 표면에 형성된 반구형 금속들을 포함하는커패시터 Download PDFInfo
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Abstract
하부 전극의 표면에 반구형 금속을 포함하는 금속 커패시터가 개시된다. 본 발명의 일 실시예에 의한 금속 커패시터는, Ti를 함유하는 하부 금속 전극, Ti를 함유하는 하부 금속 전극 상면에 형성되며 Pd를 함유하는 반구형 금속들, Ti를 함유하는 하부 금속 전극 및 Pd를 함유하는 반구형 금속들 상에 형성된 유전층, 및 유전층 상에 형성된 상부 금속 전극을 포함한다.
금속 커패시터, 하부 전극, 반구형 금속, 무전해 도금
Description
도 1은 본 발명의 일 실시예에 의한 금속 커패시터를 개략적으로 도시한 종단면도이다.
도 2는 하부 금속 전극 상에 형성된 반구형 금속들을 전자 현미경으로 촬영한 사진이다.
도 3은 본 발명의 다른 실시예에 의한 금속 커패시터를 개략적으로 도시한 종단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 의한 금속 커패시터를 제조하는 방법을 설명하기 위한 도면들이다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 의한 금속 커패시터 제조방법을 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시예에 의해 형성된 반구형 금속이 표면적을 얼마나 증가시키는가를 예시하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200: 금속 커패시터 110, 210: 기판
120: 절연막 130: 하부 금속 전극
135: 반구형 금속 140: 유전막
150: 상부 금속 전극 160: 층간 절연층
170: 비아 플러그 180: 배선
220: 트랜지스터 230, 270: 층간 절연층
240: 컨택 플러그 250: 캡핑층
260, 369: 하부 금속 전극 265, 365: 반구형 금속
280: 유전막 290: 상부 금속 전극
360: 하부 금속 전극
본 발명은 금속 커패시터 및 그 제조방법에 관한 것으로서 특히 하부 금속 전극의 표면에 형성된 반구형 금속들을 포함하는 금속 커패시터 및 그 제조방법에 관한 것이다.
반도체 기술의 발달에 따라 반도체 소자, 특히 메모리 소자의 경우 그 발전 속도가 더 빠르게 진행되고 있다. 특히 고속화, 저전력화, 대용량화 및 소형화 기술들이 매우 빠르게 발전되고 있으며, 특히 집적도를 향상시키는 기술이 더욱 빠르게 발전하고 있다.
이러한 반도체 소자의 집적도 향상은 회로 설계 기술, 소재 및 다양한 공정 기술이 균형을 이루며 발전되어야 비로소 성취될 수 있다.
고집적, 대용량화되는 반도체 메모리 소자의 가장 큰 과제는 고속 동작에 맞도록 소비 전력 및 동작 전압을 낮추고 커패시터의 안정적으로 동작할 수 있을 정도의 정전용량을 확보하는 것이라고 할 수 있다. 특히 커패시터의 정전용량을 크게 하는 것은 반도체 소자 제조 공정적인 측면에서 더욱 중요한 과제라고 할 수 있다.
커패시터의 정전용량을 올리기 위한 방법으로는, 유전층의 유전율을 높이는 방법, 상/하부 전극의 대면하는 면적을 늘리는 방법, 및 상/하부 전극들의 간극을 줄이는 방법이 있는데, 가장 효과적은 방법은 커패시터 하부 전극의 표면에 요철을 주어 표면적을 늘리는 기술이라 할 수 있다.
커패시터 하부 전극의 표면에 요철을 형성해주는 기술은 기존 커패시터의 부피나 면적을 크게 하지 않고 높은 정전용량을 얻을 수 있기 때문에 커패시터의 모양을 개량하는 기술보다 집적도 측면에서 유리하다.
커패시터 하부 전극의 표면에 요철을 주는 기술로 가장 각광받는 기술이 커패시터 하부 전극의 표면에 엠보싱을 형성하는 기술이다. 구체적으로 다결정 실리콘으로 형성된 커패시터 하부전극상에 반구형 입자(HSG: Hemi Spherical Grain)를 형성하여 커패시터 하부 전극의 표면적을 늘려줄 수 있다.
반구형 입자를 형성하는 기술은 다결정 실리콘의 결합손(Dangling Bond)에 반구형 입자의 핵을 생성하고 증착 또는 아웃 디퓨전방법으로 핵을 성장시키는 기술이다.
그러나 반구형 입자를 형성하는 기술은 다결정 실리콘에서만 가능한 기술이 어서 고집적, 저전력하에서 고속으로 동작하는 차세대 커패시터에서는 금속을 전극으로 사용하는 구조에서는 적용할 수 없다는 단점이 있다.
또한, 다결정 실리콘을 이용한 커패시터는 데이터 저장을 위하여 역방향의 바이어스를 걸어주게 되면 공핍영역이 증가하게 된다. 공핍영역의 증가는 상하부 전극간의 거리를 멀어지게 하는 효과를 내게 되어 오히려 정전용량이 줄어드는 현상을 일으킨다.
때문에, 역방향 바이어스 상태에서 정전용량이 감소하는 현상을 방지하기 위하여 금속으로 상하부 전극을 형성해주는 금속 커패시터가 제안되었다.
본 발명이 이루고자 하는 기술적 과제는, 금속 전극을 사용하는 커패시터에 있어서, 커패시터 하부 전극의 표면적을 늘림으로써 커패시터의 정전용량이 증대된 금속 커패시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 정전용량이 증대된 금속 커패시터를 제조하는 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 금속 커패시터는, Ti를 함유하는 하부 금속 전극, Ti를 함유하는 하부 금속 전극 상면에 형성 되며 Pd를 함유하는 반구형 금속들, Ti를 함유하는 하부 금속 전극 및 Pd를 함유하는 반구형 금속들 상에 형성된 유전층, 및 유전층 상에 형성된 상부 금속 전극을 포함한다.
Ti를 함유하는 하부 금속 전극은 TiN전극일 수 있다.
하부 금속 전극 하부의 절연층, 및 상기 하부 금속 전극과 절연층 사이에 Ti층을 더 포함할 수 있다.
Ti를 함유하는 하부 금속 전극의 측면에 형성된 반구형 금속을 더 포함할 수 있다.
유전층은 상기 Ti를 함유하는 하부 금속 전극의 상부 및 측면을 모두 감싸도록 형성되고, 및 상기 상부 금속 전극은 상기 유전층의 상면을 모두 감싸도록 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 금속 캐퍼시터는, 기판 상에 형성된 복수 개의 트랜지스터들, 복수 개의 트랜지스터들을 덮으며 형성된 제 1 절연층, 제 1 절연층을 수직으로 관통하여 기판과 전기적으로 연결되는 컨택 플러그, 제 1 절연층 상에 형성되며 컨택 플러그의 상부를 노출시키는 홀을 포함하는 제 2 절연층, 노출된 컨택 플러그의 상부 및 홀의 측벽과 접촉하고 내벽 및 외벽을 가지고 형성된 Ti를 함유하는 하부 금속 전극, Ti를 함유하는 하부 금속 전극의 표면부에 형성되며 Pd를 함유하는 반구형 금속들, Ti를 함유하는 하부 금속 전극과 Pd를 함유하는 반구형 금속들의 표면 상에 형성된 유전층, 및 유전층의 표면 상에 형성된 상부 금속 전극을 포함한다.
Ti를 함유하는 하부 금속 전극은 TiN이며, Ti를 함유하는 하부 금속 전극과 홀의 사이에 형성된 Ti층을 더 포함할 수 있다.
Ti를 함유하는 금속 전극의 내부 및 외부 측벽과 상부에 형성된 Pd를 함유하는 반구형 금속들을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 금속 커패시터 제조방법은, Ti를 함유하는 하부 금속 전극을 형성하고, Ti를 함유하는 하부 금속 전극을 Pd를 함유하는 전해액 내에 담그어 표면에 Pd를 함유하는 반구형 금속들을 형성하고, 하부 금속 전극 상에 유전층을 형성하고, 및 유전층 상에 상부 금속 전극을 형성하는 단계를 포함한다.
Ti를 함유하는 하부 금속 전극은 TiN일 수 있다.
하부 금속 전극 하부의 절연층, 및 하부 금속 전극과 절연층 사이에 Ti층을 더 포함할 수 있다.
Pd를 함유하는 전해액은, 염화팔라듐(PdCl2), 불산, 염산, 환원제, 및 착화합물 형성제를 포함하는 산성 전해액일 수 있다.
환원제는 빙초산이고, 상기 착화합물 형성제는 에틸렌 디아민 테트라 산(ethylene diamine tetra acid)일 수 있다.
전해액은, 염화팔라듐(PdCl2)을 0.001 내지 0.1wt%, 불산을 40 내지 60%로 희석시켜 0.01 내지 1wt%, 염산을 30 내지 50%로 희석시켜 0.047 내지 4.7wt%, 환원제를 0.2 내지 23wt%, 및 착화합물 형성제를 0.002 내지 0.25wt%의 비율로 함유 할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 금속 캐퍼시터 제조방법은, 기판 상에 복수 개의 트랜지스터들을 형성하고, 복수 개의 트랜지스터들을 완전히 덮는 제 1 절연층을 형성하고, 복수 개의 트랜지스터들 사이에 채워진 제 1 절연층을 관통하여 기판과 접촉하는 전도성 컨택 플러그를 형성하고, 제 1 절연층과 컨택 플러그를 덮는 제 2 절연층을 형성하고, 제 2 절연층 상에 제 3 절연층을 형성하고, 제 2 및 제 3 절연층을 관통하여 컨택 플러그를 노출시키는 홀을 형성하고, 홀의 저면과 측벽에 Ti를 함유하는 하부 금속 전극을 형성하고, 하부 금속 전극을 Pd를 함유하는 전해액 내에 담그어 표면에 Pd를 함유한 반구형 금속들을 형성하고, 하부 금속 전극의 표면을 덮는 유전층을 형성하고, 및 유전층을 덮는 상부 금속 전극을 형성하는 단계를 포함한다.
제 1 및 제 3 절연층은 산화실리콘이고 제 2 절연층은 질화실리콘일 수 있다.
Ti를 함유하는 하부 금속 전극은 TiN이며, Ti를 함유하는 하부 금속 전극과 홀의 사이에 개재된 Ti층을 포함할 수 있다.
Pd를 함유하는 전해액은, 염화팔라듐(PdCl2), 불산, 염산, 환원제, 및 착화합물 형성제를 함유하는 산성 전해액일 수 있다.
환원제는 빙초산이고, 착화합물 형성제는 에틸렌 디아민 테트라 산(ethylene diamine tetra acid)일 수 있다.
전해액은 염화팔라듐(PdCl2)을 0.001 내지 0.1wt%, 불산을 40 내지 60%로 희석시켜 0.01 내지 1wt%, 염산을 30 내지 50%로 희석시켜 0.047 내지 4.7wt%, 환원제를 0.2 내지 23wt%, 및 착화합물 형성제를 0.002 내지 0.25wt%의 비율로 함유할 수 있다.
금속층을 Pd를 함유하는 전해액 내에 담그어 상기 Ti 원자가 Pd 원자로 치환되는 단계는, 전해액의 온도를 50 내지 90°로 유지하고 1분 내지 5분간 진행할 수 있다.
또한 전해액은, 상기 염화팔라듐, 착화합물 형성제, 불산, 염산 및 환원제를 각각 (0.05 내지 5) : (0.125 내지 12.5) : (0.5 내지 50) : (2.5 내지 250) : (12.5 내지 1250) 의 무게비로 함유할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 다양한 실시예들에 의한 금속 커패시터들을 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 의한 금속 커패시터를 개략적으로 도시한 종단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 금속 커패시터(100)는, 기판(110) 상에 형성된 제 1 절연층(120), 제 1 절연층(120) 상에 형성된 하부 금속 전극(130), 하부 금속 전극(130) 상면에 형성된 반구형 금속들(135), 하부 금속 전극(130) 및 반구형 금속들(135) 상에 형성된 유전층(140), 유전층(150) 상에 형성된 상부 금속 전극(150), 상부 금속 전극 상에 형성된 제 2 절연층(160), 제 2 절연층(160)을 관통하여 하부 금속 전극(130) 및 상부 금속 전극(150)과 전기적으로 연결되는 비아 플러그들(170) 및 비아 플러그들(170)과 전기적으로 연결되는 배선들(180)을 포함한다.
제 1 절연층(120)은 층간 절연층일 수 있으며 산화실리콘으로 형성될 수 있다.
상기 하부 금속 전극(130)은 Ti를 함유한 화합물 또는 합금일 수 있으며, 구체적으로 TiN일 수 있다.
상기 하부 금속 전극(130)과 제 1 절연층(120) 사이에 추가 금속층(미도시)이 더 형성될 수 있다. 추가 금속층은 Ti층일 수 있다. 추가 금속층은 하부 금속 전극(130)과 제 1 절연층(120)의 사이에 개재되어 두 층의 접착력을 증가시킬 수 있다.
반구형 금속들(135)은 Pd를 함유할 수 있다.
반구형 금속들(135)은 하부 금속 전극(130)의 표면에 전면적으로 형성되어 하부 금속 전극(130)을 완전히 덮을 수도 있고, 부분적으로 하부 금속 전극(130)이 노출되도록 선택적으로 형성될 수도 있다.
반구형 금속들(135)은 무전해 도금 방법으로 형성될 수 있다.
유전층(140)은 도면에서와 같이 표면에 반구형 금속들(135)이 형성된 하부 금속 전극(130)의 상부에 선택적으로 형성될 수도 있고, 하부 금속 전극(130)의 상부 전체에 형성될 수도 있으며, 하부 금속 전극(130)의 표면 전체를 감싸며 형성될 수도 있다.
유전층(140)은 산화하프늄층, 산화알루미늄층 또는 기타 유전층일 수 있다.
도 1에서는 상부 금속 전극(150)이 유전층(140) 상에 선택적인 크기로 형성되었으나, 유전층(140)이 하부 금속 전극(130)의 상부에만 형성되어 있을 경우 유전층(140)의 상부에만 형성될 수도 있으며, 유전층(140)이 하부 금속 전극(130)의 전체를 감싸며 형성되어 있을 경우, 상부 금속 전극(150)은 유전층(140)의 전체를 감싸며 형성될 수도 있다.
상부 금속 전극(150), 비아 플러그(170), 및 배선(180)은 실리콘 함유 금속, Ti, 구리, 텅스텐, 알루미늄 등을 포함하는 금속, 그 화합물 또는 그 합금 중에서 선택된 어느 하나 이상으로 형성될 수 있다.
하부 금속 전극(130), 반구형 금속들(130) 및 상부 금속 전극(140) 상에는 제 2 절연층(160)이 형성될 수 있다.
제 2 절연층(160)은 산화실리콘층일 수 있다.
제 2 절연충(160) 상에는 다른 추가 절연층(미도시)이 형성될 수 있으며, 다른 추가 절연층은 질화실리콘층일 수 있다.
도 2는 하부 금속 전극(130) 상에 형성된 반구형 금속들(135)을 전자 현미경으로 촬영한 사진이다.
도 2를 참조하면, 하부 금속 전극(130) 상에 미세한 반구형 금속들(135)이 불규칙하게 형성되어 있다. 반구형 금속들(135)의 크기는 제조 공정에서 반응 시간을 제어하여 조절할 수 있다.
좌측의 사진은 수 초 동안 반응 시킨 다음 촬영한 사진이고 우측의 사진은 수 십 초 동안 반응 시킨 다음 촬영한 사진이다. 반응 시간에 따라 반구형 금속들(135)의 크기가 커짐을 알 수 있다.
도 3은 본 발명의 다른 실시예에 의한 금속 커패시터(200)를 개략적으로 도시한 종단면도이다. 구체적으로, 통상적으로 디램에 사용되는 실린더형 커패시터를 예시한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 금속 커패시터(200)는, 기판(210) 상에 형성된 복수 개의 트랜지스터들(220), 복수 개의 트랜지스터들(220)을 덮으며 형성된 제 1 절연층(230), 제 1 절연층을 수직으로 관통하여 기판(210)과 전기적으로 연결되는 컨택 플러그(240), 제 1 절연층(230) 상에 형성되며 컨택 플러그(240)의 상부를 노출시키는 홀을 포함하는 제 2 절연층(250), 노출된 컨택 플러그(240)의 상부 및 홀의 측벽과 접촉하고 내벽 및 외벽을 가지고 형성된 하부 금 속 전극(260), 하부 금속 전극(260)의 표면부에 형성된 반구형 금속들(265), 하부 금속 전극(260)과 반구형 금속들(265)의 표면을 덮으며 형성된 유전층(280), 및 유전층(280)의 표면을 덮으며 형성된 상부 금속 전극(290)을 포함한다.
트랜지스터들(220)은 기판(210)와 접촉하는 게이트 절연층(220a), 게이트 절연층(220a) 상에 형성된 게이트 전극(220b), 게이트 전극(220b) 상에 형성된 게이트 전극 캡핑층(220c) 및 게이트 절연층(220a), 게이트 전극(220b), 및 게이트 전극 캡핑층(220c)의 측벽에 형성된 게이트 스페이서(220d)를 포함한다.
게이트 절연층(220a)은 산화실리콘층일 수 있고, 게이트 전극(220b)은 다결정 실리콘, 실리콘 함유 금속, 금속 화합물, 금속 또는 합금 중에서 선택된 어느 하나 이상으로 형성될 수 있으며, 게이트 전극 캡핑층(220c) 및 게이트 스페이서(220d)는 질화실리콘일 수 있다.
컨택 플러그(240)는 다결정 실리콘, 금속, 실리콘 함유 금속, 금속 화합물 또는 합금 중에서 선택된 어느 하나 이상으로 형성될 수 있다.
기판(210) 내에는 도시되지 않은 소스/드레인 영역이 이온 주입되어 형성될 수 있다.
제 1 절연층(230)은 산화실리콘층일 수 있다.
하부 금속 전극(260)은 Ti를 함유한 화합물 또는 합금일 수 있으며, 구체적으로 TiN일 수 있다.
하부 금속 전극(260)과 홀의 사이에 금속층이 더 형성될 수 있다.
금속층은 Ti층일 수 있다. 금속층은 하부 금속 전극(260)과 제 2 절연층 (250)의 사이에 개재되어 두 층의 접착력을 증가시킨다.
반구형 금속들(265)은 하부 금속 전극(260)의 내벽 및 외벽과 상부에도 형성될 수 있다.
유전층(280)은 산화하프늄층, 산화알루미늄층 또는 기타 유전층일 수 있다.
상부 금속 전극(290)은 실리콘 함유 금속, Ti, 텅스텐, 구리, 알루미늄, 기타 금속, 금속을 포함하는 화합물 또는 합금 중에서 선택된 어느 하나 이상으로 형성될 수 있다.
홀은 컨택 플러그(240)의 상면 보다 더 크게 형성되어 제조 공정시 정렬마진을 크게 할 수 있다.
이하, 본 발명의 다양한 실시예들에 의한 금속 커패시터를 제조하는 방법들을 도면을 참조하여 설명한다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 의한 금속 커패시터를 제조하는 방법을 설명하기 위한 도면들이다.
도 4a를 참조하면, 기판(110) 상에 제 1 절연층(120)을 형성하고, 상기 제 1 절연층(110) 상에 하부 금속 전극(130)을 형성한다.
더 구체적으로, 제 1 절연층(120) 상에 금속층을 전면적으로 형성한 후, 도면에서와 같은 형상으로 패터닝한다. 하부 금속 전극(130)을 형성하는 방법은 본 발명의 기술 분야에 잘 알려져 있으므로 상세한 설명을 생략한다.
제 1 절연층(120)은 질화실리콘층일 수 있다.
하부 금속 전극(130)은 Ti를 함유한 화합물 또는 합금일 수 있으며, 구체적 으로 TiN일 수 있다.
하부 금속 전극(130)과 제 1 절연막(120)의 사이에 금속층을 더 형성할 수 있다. 금속층은 Ti층일 수 있다. 금속층은 하부 금속 전극(130)과 제 1 절연층(120)의 접착력을 증가시킬 수 있다.
도 4b를 참조하면, 하부 금속 전극(130) 표면에 반구형 금속들(135)이 형성된다. 더 구체적으로 금속 하부 전극(130)을 본 발명의 일 실시예에 의한 전해액 속에 담그어 반응시킴으로써 금속 하부 전극(130)의 표면에 반구형 금속들이 생성, 성장될 수 있다.
본 발명의 일 실시예에 의한 전해액은 후에 상세히 설명될 것이다.
도 4c를 참조하면, 반구형 금속들(135)이 형성된 금속 하부 전극 상에 유전층(140)을 형성한다.
도 4c에서는 유전층(140)이 하부 금속 전극(130)의 상부에 선택적으로 형성될 수도 있고, 하부 금속 전극(130)의 상부 전체에 형성될 수도 있으며, 하부 금속 전극(130)의 표면 전체를 감싸며 형성될 수도 있다.
유전층(140)은 산화하프늄층, 산화알루미늄층 또는 기타 유전층일 수 있다.
도 4d를 참조하면, 유전층(140) 상에 상부 금속 전극(150)을 형성한다.
도 4d에서는 상부 금속 전극(150)이 유전층(140) 상에 선택적인 크기로 형성되었으나, 유전층(140)이 하부 금속 전극(130)의 상부에만 형성되어 있을 경우 유전층(140)의 상부에만 형성될 수도 있으며, 유전층(140)이 하부 금속 전극(130)의 전체를 감싸며 형성되어 있을 경우, 상부 금속 전극(150)은 유전층(140)의 전체를 감싸며 형성될 수도 있다.
상부 금속 전극(150)은 실리콘 함유 금속, Ti, 텅스텐, 구리, 알루미늄, 기타 금속, 금속을 포함하는 화합물 또는 합금 중에서 선택된 어느 하나 이상으로 형성될 수 있다.
이후, 하부 금속 전극(130) 및 상부 금속 전극(150)과 전기적으로 연결되는 비아 플러그 및 비아 플러그와 전기적으로 연결되는 배선들이 형성될 수 있다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 의한 금속 커패시터 제조방법을 설명하기 위한 도면들이다. 구체적으로, 통상적으로 디램에 사용되는 실린더형 금속 커패시터를 제조하는 방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 기판(210) 상에 게이트 절연층(220a), 게이트 전극(220b), 게이트 전극 캡핑층(220c), 및 게이트 스페이서(220d)를 포함하는 트랜지스터들(220)이 형성된다.
기판(210) 상/내에는 이온이 주입된 소스/드레인 영역과 소자 분리 영역이 형성될 수 있다. 도면에는 도시하지 않았다.
트랜지스터들(220)을 형성하는 방법은 알려진 기술 내에서 실시자들이 다양하게 실시할 수 있고, 본 발명의 기술적 사상을 쉽게 이해할 수 있도록 하기 위하여 본 명세서에서는 상세한 설명을 생략한다.
다음, 트랜지스터들(220)을 전면적으로 덮는 제 1 층간 절연층(230)을 형성한다. 제 1 층간 절연층은 산화실리콘층일 수 있다.
계속해서, 제 1 층간 절연층(230)을 수직으로 관통하여 기판(210)의 일부와 접촉되는 컨택 홀을 형성한 다음 내부에 도전성 물질을 채워 컨택 플러그(240)을 형성한다.
컨택 플러그(240)는 다결정 실리콘, 실리콘 함유 금속, Ti, 텅스텐, 구리, 알루미늄, 기타 금속, 금속을 포함하는 화합물 또는 합금 중에서 선택된 어느 하나 이상으로 형성될 수 있다.
이어서, 제 1 층간 절연층(230) 및 컨택 플러그(240)의 상부를 덮는 캡핑층(250a)을 형성한다. 캡핑층(250a)은 질화실리콘층일 수 있다.
도 5a에 관한 설명에서는 컨택 플러그(240)를 형성한 다음 캡핑층(250a)을 형성하는 것으로 설명하였으나, 이 순서는 바뀔 수 있다. 캡핑층(250a)을 먼저 형성하고, 캡핑층(250a)과 제 1 층간 절연층(230)을 수직으로 관통하여 기판(210)의 일부와 접촉하는 컨택 홀을 형성한 다음 컨택 홀의 내부를 도전성 물질로 채움으로써 컨택 플러그(240)를 형성할 수 있다. 상술한 제조방법으로 공정을 진행할 경우, 도 5a에서의 컨택 플러그(240)는 캡핑층(250a)을 관통하여 노출된 모양을 가질 수 있다.
계속해서, 캡핑층(250a) 상에 제 2 층간 절연층(270a)을 형성한다. 제 2 층간 절연층(270a)은 산화실리콘층일 수 있다.
도 5b를 참조하면, 제 2 층간 절연층(270a) 및 캡핑층(250a)을 수직으로 관통하여 컨택 플러그(240)의 상면이 노출되는 홀(h)을 형성한다.
도면에서는 컨택 플러그(240)와 홀(h)의 외곽부가 정렬되어 있는 모습이지만 실제로는 정렬되지 않을 수 있다.
홀(h)의 직경이 컨택 플러그(240)의 노출된 상면의 길이보다 클 수 있다.
도 5c를 참조하면, 홀(h) 내부에 하부 전극을 형성하기 위하여 하부 금속 전극을 형성하기 위한 금속층(260a)을 형성하고 홀(h) 내부 및 하부 금속 전극을 형성하기 위한 금속층(260a)의 상부를 전면적으로 덮는 하부 금속 전극을 분리하기 위한 물질층(275)을 형성한다.
하부 금속 전극을 형성하기 위한 금속층(260a)은 Ti를 함유한 화합물 또는 Ti 합금일 수 있으며, 구체적으로 TiN일 수 있다.
하부 금속 전극을 분리하기 위한 물질층(275)은 고분자 유기물 또는 산화실리콘 등의 무기물일 수 있다.
하부 금속 전극을 형성하기 위한 금속층(260a)과 캡핑층(250) 및 제 2 층간 절연층(270)의 사이에 중간 금속층(미도시)을 개재할 수 있다. 중간 금속층은 Ti 층일 수 있으며, 중간 금속층은 하부 금속 전극와 다른 막질과의 접착력을 증대시켜준다.
도 5c를 예로 한다면, 중간 금속층이 개재되는 곳은 제 2 층간 절연층(270)의 저면 및 측벽, 캡핑층(250)의 측벽, 제 1 층간 절연층(230) 상부, 및 컨택 플러그(240)의 상부일 수 있다.
또한 본 발명의 기술적 사상은 도 5c에 한정되지 않으므로 4개의 막질 중 어느 하나라도 중간 금속층과 접촉되지 않을 수 있으며, 기타 다른 막이 추가되어 있을 경우 그 막과 접촉하는 곳에 형성될 수 있다.
도 5d를 참조하면, 하부 금속 전극을 분리하기 위한 물질층(275) 및 하부 금 속 전극을 형성하기 위한 금속층(260a)의 상부를 제거한다. 결과적으로 하부 금속 전극(260)이 형성된다.
하부 금속 전극을 분리하기 위한 물질층(275)으로 고분자 유기물을 사용하였을 경우 에치백 공정을 실시한다. 그러면 하부 금속 전극을 분리하기 위한 물질층의 최상층에 드러나는 제 2 층간 절연층(270)의 상부에 형성된 하부 금속 전극을 형성하기 위한 금속층(260a)이 선택적으로 식각되어 하부 금속 전극(260b)이 형성된다. 이후, 하부 금속 전극을 분리하기 위한 물질층(275)은 제거된다.
또는 홀(h') 내에 무기물을 채우고 CMP 공정을 이용하여 하부 금속 전극(260b)을 형성할 수도 있다.
산화실리콘 등의 무기물을 채우고 CMP 공정을 이용할 경우 도 5d의 단계를 거치지 않고 도 5c의 단계에서 곧장 도 5e의 단계로 넘어갈 수도 있다.
도 5e를 참조하면, 제 2 층간 절연층(270)을 제거하여 하부 금속 전극(260b)의 내벽 및 외벽이 노출되게 한다.
제 2 층간 절연층을 제거하는 방법은 희석된 불산용액 속에서 진행할 수 있다.
도 5f를 참조하면, 하부 금속 전극(260b)을 Pd를 함유한 전해액 속에 담그어 하부 금속 전극(260b) 표면에 반구형 금속들(265)을 형성한다.
구체적으로, 하부 금속 전극(260b)을 Pd를 함유한 전해액 속에 담그면 하부 금속 전극(260b) 내에 함유된 Ti 원자와 Pd 원자가 서로 치환반응을 일으킨다. 치환반응이 일어나면 하부 금속 전극(260b)의 표면에 Pd를 함유하는 금속들의 핵이 생성, 성장되어 반구형 금속들(265)이 형성된다.
상기 전해액 및 치환반응에 관한 상세한 설명은 후술될 것이다.
이후, 반구형 금속들(265)이 표면에 형성된 하부 금속 전극(260)의 표면에 전면적으로 유전층(280)을 형성하고 유전층(280) 표면에 상부 금속 전극(290)을 형성하여 도 3에 도시된 본 발명의 다른 실시예에 의한 금속 커패시터(200)를 형성한다.
유전층(280)은 산화하프늄층, 산화알루미늄층 또는 기타 유전층일 수 있다.
상부 금속 전극(290)은 실리콘 함유 금속, Ti, 텅스텐, 구리, 알루미늄, 기타 금속, 금속을 포함하는 화합물 또는 합금 중에서 선택된 어느 하나 이상으로 형성될 수 있다.
이하, 본 발명의 일 실시예에 의한 전해액 및 치환 반응에 대하여 설명한다.
본 발명의 일 실시예에 의한 전해액은, Pd 원자 공급원, 착화합물 형성제, 불산, 산도 조절제 및 환원제를 포함한다.
Pd원자 공급원으로 염화팔라듐(PdCl2)이 사용될 수 있다. 다른 형태의 화합물을 Pd 원자 공급원으로 첨가할 수도 있으며, 후술되는 표 1에 예시된 양보다 적게 혹은 더 많게 첨가될 수 있다. 염화팔라듐(PdCl2)의 구성비율은 Ti 와의 치환율, 및 Pd 핵의 성장율에 영향을 줄 수 있다.
착화합물 형성제로 EDTA(ethylene-diamine-tetra-acetic acid)가 사용될 수 있다. 착화합물 형성제(Complexing Agent)는 금속 이온이 전해액 내에서 석출되는 것을 저지하기 위하여 사용될 수 있다.
불산은 Ti를 석출해내기 위하여 사용될 수 있다. 본 발명의 일 실시예에서는 49%로 희석된 불산을 사용하였다. 그러나 본 발명의 기술적 사상이 본 발명의 일 실시예로 한정되지 않는다. 불산의 농도는 얼마든지 실시자의 의도에 따라 조절될 수 있고 따라서 본 발명의 일 실시예에 의한 전해액이 포함하는 희석된 불산의 양도 달라질 수 있다.
산도 조절제로는 염산이 사용될 수 있으며, 상기 전해액의 pH를 조절하기 위하여 사용될 수 있다. 본 발명의 일 실시예에서는 37%로 희석된 염산을 사용하였다. 그러나 본 발명의 기술적 사상이 본 발명의 일 실시예로 한정되지 않는다. 상기 염산의 농도는 얼마든지 실시자의 의도에 따라 조절될 수 있고, 따라서 본 발명의 일 실시예에 의한 전해액이 포함하는 희석된 염산의 양도 달라질 수 있다. 또한 다른 산을 첨가할 수도, 대치할 수도 있다.
본 발명의 일 실시예에 의한 전해액은 pH 농도가 7 이하인 산성 전해액이다. 구체적으로는 강산성을 띄게 하면 상기 Ti를 Pd로 치환하거나 Pd 핵을 성장시키는 반응 속도를 빨라지게 할 수 있다.
환원제로는 빙초산이 사용될 수 있다. 환원제는 전해액 내에서 이온화되어 전자를 제공하는 역할을 하여 환원시키려는 이온에게 전자를 제공할 수 있다.
전해액 용제는 물질들을 수용하며 전체적인 농도를 조절할 수 있다. 용제의 함유 비율은 가공하고자 하는 기판의 크기 또는 Ti의 면적과 관계가 있으며, 또한 반응 속도와도 관계가 있다. 구체적이고 상세한 농도는 본 발명의 일 실시예를 참 고하여 실시자의 의도에 따라 자유롭게 조절될 수 있다. 용제로는 물(DIW: De-Ionized Water)이 사용될 수 있다.
본 발명의 일 실시예에 의한 Pd를 함유한 전해액은 표 1에 보인 바와 같이 제공된다.
| 구성 성분 | 함유량 |
| 염화팔라듐(PdCl2) | 0.2g |
| EDTA | 0.5g |
| 불산(49%) | 2ml |
| 염산(37%) | 10ml |
| 빙초산(Glacial acetic acid) | 50ml |
| 용제 | 1000ml |
표 1의 물질 및 용량은 상기 전해액의 주성분들을 예시적으로 표시한 것이다. 표 1에 예시된 전해액은 단지 본 발명의 일 실시예일뿐이며, 본 발명이 표 1에 예시된 전해액만을 사용하는 것으로 한정되지 않는다. 또한 표 1에 예시된 희석된 농도 또는 용량만큼만 첨가되는 것이 아니다. 각 구성성분은 다양한 실험의도에 따라 첨가되지 않거나 더 많은 양이 첨가될 수 있으며, 농도가 조절될 수 있다. 또한, 실시자의 의도에 따라 계면활성제, 분산제 등의 기타 첨가제가 더 첨가될 수 있다.
본 발명의 일 실시예에 의한 반구형 금속들을 형성하는 공정은 표 1 에 예시된 전해액을 사용하여, 약 70℃ 에서 100초간 반응 시킬 수 있다.
그 결과가 도 2의 우측 사진으로 예시되어 있다.
전해액의 온도 및 반응 시간은 단지 일 실시예일뿐이며 본 발명이 한정되지 않는다.
전해액의 구성 성분에 따라 수 초간 반응시킬 수도 있으며, 수 백초 이상 반응시킬 수도 있다. 본 발명의 다른 일 실시예에서는 5초 내지 5분으로 수행할 수 있다. 반응 시간은 더 확장될 수 있다.
또한 전해액의 온도도 상온에서부터 끓는 점 아래까지 넓게 조절할 수 있다. 본 발명의 다른 일 실시예에서는 50℃ 내지 95℃로 수행할 수 있다. 전해액의 온도는 더 확장될 수 있다.
상기 Ti 원자가 Pd 원자로 치환되어 금속 표면에 Pd 핵이 생성, 성장되는 반응의 반응성은 반응 조건에 따라 로그 스케일로 나타날 수 있다. 그러므로 상기 본 발명의 일 실시예에 의한 전해액의 성분별 조성비는 표 1에 예시된 함유량에 비하여 큰 폭으로 변동할 수 있다.
정리하자면, 본 발명의 일 실시예에 의한 전해액은, 0.001 내지 0.1wt%의 염화팔라듐(PdCl2), 0.002 내지 0.25 wt%의 착화합물 형성제, 0.01 내지 1 wt%의 불산, 0.047 내지 4.7wt%의 염산, 0.2 내지 23wt%의 빙초산을 용제에 포함시켜 사용할 수 있다.
좀 더 구체적으로 설명하자면, Pd 공급원 : 착화합물 형성제 : 불산 : 염산 : 빙초산의 상대적인 중량비를 (0.05~5) : (0.125~12.5) : (0.5~50) : (2.5~250) : (12.5~1250)으로 조절할 수 있다.
또한, 다른 물질로 구성 요소들을 대체할 경우 함유량 및 상대적인 중량비는 달라질 수 있다.
먼저, Ti를 Pd로 치환하여 반구형 금속들을 형성하는 화학 반응식은 다음과 같다.
Ti0 + 6HF → H2[TiF6]aq + 2H2↑ + 4e-
Pd2+ + 2e- → Pd↓
반응에 의해 초기에는 상기 Ti를 함유한 하부 금속 전극들의 표면에 Pd 핵이 생성되고, 이후에는 Pd 핵이 성장하게 된다. 따라서 전해액 속에서의 반응 시간에 따라 Pd 핵의 크기가 결정되고, Pd 핵의 크기에 따라 Ti를 함유한 하부 금속 전극들의 표면적이 늘어나게 된다.
따라서, 본 발명의 다양한 실시예들에 의한 금속 캐퍼시터 제조방법은 Ti를 함유한 하부 금속 전극(260b)이 형성된 기판을 Pd를 함유한 전해액 속에 담그어 무전해 도금 방법으로 진행할 수 있다.
반구형 금속들이 형성된 하부 금속 전극의 표면적은 반구형 금속들의 밀도 및 크기에 따라 표면적이 증대된다.
도 6은 본 발명의 일 실시예에 의해 형성된 반구형 금속(365)이 표면적을 얼마나 증가시키는가를 예시하기 위한 도면이다.
도 6을 참조하면, 반구형 금속(365)이 거의 온전한 반구형을 이룬다고 가정했을 때, 반구형 금속(365)의 표면적은 2πr2(1-cosθ)이고, 반구형 금속들이 점유하는 표면의 면적은 πr2sin2θ이므로, θ에 따라 표면적은 {2(1-cosθ)/sin2θ}의 비율로 증대된다.
θ가 30°일 경우, 표면적 증가율은 약 7.2% 이고, θ가 45°일 경우, 표면적 증가율은 약 17.2%이며, θ가 60°일 경우 표면적 증가율은 33.3%이다.
실시자의 의도에 따라 상기 반구형 금속(365)의 크기를 조절하면 원하는 정도의 하부 금속 전극(360)의 표면 증대효과를 기대할 수 있다.
또, 반구형 금속들이 하부 금속 전극의 표면에서 차지하는 점유율에 따라 총표면적이 증가한다. 반구형 금속들이 하부 금속 전극의 표면에서 차지하는 점유율은 반구형 금속의 평균 밀도로 해석할 수 있으며, 총표면적의 증가는 반구형 금속의 θ에 따른 표면적 증가율과 평균 밀도를 곱한 값만큼 증가할 것이다.
예를 들면 θ가 60°이고 반구형 금속의 평균 밀도를 50%라고 하면 33.3 × 0.5 = 16.66% 정도의 총 표면적이 증가할 것이다.
금속 커패시터 하부 금속 전극의 표면에 반구형 금속을 형성하여 금속 커패시터의 정전용량을 증대시키는 방법은 기타 다양한 추가 실시예에 의해 더 좋은 결과를 기대할 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 다양한 실시예에 의한 금속 전극을 사용하는 금속 커패시터들은 전극의 표면적을 크게 증대할 수 있으므로 정전용량이 증대되어 안정적인 소자의 동작을 할 수 있다. 또한 기존의 제조 공정에서 크게 벗어나지 않고 금속 커패시터를 제조할 수 있다.
Claims (22)
- Ti를 함유하는 하부 금속 전극,상기 Ti를 함유하는 하부 금속 전극 상면에 형성되며 Pd를 함유하는 반구형 금속들,상기 Ti를 함유하는 하부 금속 전극 및 상기 Pd를 함유하는 반구형 금속들 상에 형성된 유전층, 및상기 유전층 상에 형성된 상부 금속 전극을 포함하는 금속 커패시터.
- 제 1 항에 있어서,상기 Ti를 함유하는 하부 금속 전극은 TiN전극인 금속 커패시터.
- 제 1 항에 있어서,상기 하부 금속 전극 하부의 절연층, 및상기 하부 금속 전극과 상기 절연층 사이의 Ti층을 더 포함하는 금속 커패시터.
- 제 1 항에 있어서,상기 Ti를 함유하는 하부 금속 전극의 측면에 형성된 반구형 금속을 더 포함하는 금속 커패시터.
- 제 1 항에 있어서,상기 유전층은 상기 Ti를 함유하는 하부 금속 전극의 상부 및 측면을 모두 감싸도록 형성되고, 및상기 상부 금속 전극은 상기 유전층의 상면을 모두 감싸도록 형성된 금속 커패시터.
- 기판 상에 형성된 복수 개의 트랜지스터들,상기 복수 개의 트랜지스터들을 덮으며 형성된 제 1 절연층,상기 제 1 절연층을 수직으로 관통하여 상기 기판과 전기적으로 연결되는 컨택 플러그,상기 제 1 절연층 상에 형성되며 상기 컨택 플러그의 상부를 노출시키는 홀을 포함하는 제 2 절연층,상기 노출된 컨택 플러그의 상부 및 상기 홀의 측벽과 접촉하고 내벽 및 외벽을 가지고 형성된 Ti를 함유하는 하부 금속 전극,상기 Ti를 함유하는 하부 금속 전극의 표면부에 형성되며 Pd를 함유하는 반구형 금속들,상기 Ti를 함유하는 하부 금속 전극과 Pd를 함유하는 반구형 금속들의 표면 상에 형성된 유전층, 및상기 유전층의 표면 상에 형성된 상부 금속 전극을 포함하는 금속 커패시터.
- 제 6 항에 있어서,상기 Ti를 함유하는 하부 금속 전극은 TiN이며,상기 Ti를 함유하는 하부 금속 전극과 상기 홀의 사이에 형성된 Ti층을 더 포함하는 금속 커패시터.
- 제 6 항에 있어서,상기 Ti를 함유하는 금속 전극의 내부 및 외부 측벽과 상부에 형성된 Pd를 함유하는 반구형 금속들을 포함하는 금속 커패시터.
- Ti를 함유하는 하부 금속 전극을 형성하고,상기 Ti를 함유하는 하부 금속 전극을 Pd를 함유하는 전해액 내에 담그어 표면에 Pd를 함유하는 반구형 금속들을 형성하고,상기 하부 금속 전극 상에 유전층을 형성하고, 및상기 유전층 상에 상부 금속 전극을 형성하는 단계를 포함하는 금속 커패시터 제조방법.
- 제 9 항에 있어서,상기 Ti를 함유하는 하부 금속 전극은 TiN인 금속 커패시터 제조방법.
- 제 9 항에 있어서,상기 하부 금속 전극 하부의 절연층, 및상기 하부 금속 전극과 상기 절연층 사이의 Ti층을 더 포함하는 금속 커패시터.
- 제 9 항에 있어서,상기 Pd를 함유하는 전해액은,염화팔라듐(PdCl2), 불산, 염산, 환원제, 및 착화합물 형성제를 포함하는 산성 전해액인 금속 커패시터 제조방법.
- 제 12 항에 있어서,상기 환원제는 빙초산이고, 상기 착화합물 형성제는 에틸렌 디아민 테트라 산(ethylene diamine tetra acid)인 금속 커패시터 제조방법.
- 제 12 항에 있어서,상기 전해액은, 염화팔라듐(PdCl2)을 0.001 내지 0.1wt%,불산을 40 내지 60%로 희석시켜 0.01 내지 1wt%,염산을 30 내지 50%로 희석시켜 0.047 내지 4.7wt%,환원제를 0.2 내지 23wt%, 및착화합물 형성제를 0.002 내지 0.25wt%의 비율로 함유하는 금속 커패시터 제조방법.
- 기판 상에 복수 개의 트랜지스터들을 형성하고,상기 복수 개의 트랜지스터들을 완전히 덮는 제 1 절연층을 형성하고,상기 복수 개의 트랜지스터들 사이에 채워진 상기 제 1 절연층을 관통하여 상기 기판과 접촉하는 전도성 컨택 플러그를 형성하고,상기 제 1 절연층과 상기 컨택 플러그를 덮는 제 2 절연층을 형성하고,상기 제 2 절연층 상에 제 3 절연층을 형성하고,상기 제 2 및 제 3 절연층을 관통하여 상기 컨택 플러그를 노출시키는 홀을 형성하고,상기 홀의 저면과 측벽에 Ti를 함유하는 하부 금속 전극을 형성하고,상기 하부 금속 전극을 Pd를 함유하는 전해액 내에 담그어 표면에 Pd를 함유한 반구형 금속들을 형성하고,상기 하부 금속 전극의 표면을 덮는 유전층을 형성하고, 및상기 유전층을 덮는 상부 금속 전극을 형성하는 단계를 포함하는 금속 커패시터 제조방법.
- 제 15 항에 있어서,상기 제 1 및 제 3 절연층은 산화실리콘이고 제 2 절연층은 질화실리콘인 금 속 커패시터 제조방법.
- 제 15항에 있어서,상기 Ti를 함유하는 하부 금속 전극은 TiN이며,상기 Ti를 함유하는 하부 금속 전극과 상기 홀의 사이에 개재된 Ti층을 포함하는 금속 커패시터.
- 제 15 항에 있어서,상기 Pd를 함유하는 전해액은,염화팔라듐(PdCl2), 불산, 염산, 환원제, 및 착화합물 형성제를 함유하는 산성 전해액인 금속 커패시터 제조방법.
- 제 18 항에 있어서,상기 환원제는 빙초산이고, 상기 착화합물 형성제는 에틸렌 디아민 테트라 산(ethylene diamine tetra acid)인 금속 커패시터 제조방법.
- 제 19 항에 있어서,상기 전해액은, 염화팔라듐(PdCl2)을 0.001 내지 0.1wt%,불산을 40 내지 60%로 희석시켜 0.01 내지 1wt%,염산을 30 내지 50%로 희석시켜 0.047 내지 4.7wt%,환원제를 0.2 내지 23wt%, 및착화합물 형성제를 0.002 내지 0.25wt%의 비율로 함유하는 금속 커패시터 제조방법.
- 제 15 항에 있어서,상기 금속층을 Pd를 함유하는 전해액 내에 담그어 상기 Ti 원자가 Pd 원자로 치환되는 단계는,전해액의 온도를 50 내지 90°로 유지하고 1분 내지 5분을 진행하는 금속 커패시터 제조방법.
- 제 21 항에 있어서,상기 전해액은,상기 염화팔라듐, 착화합물 형성제, 불산, 염산 및 환원제를 각각 (0.05 내지 5) : (0.125 내지 12.5) : (0.5 내지 50) : (2.5 내지 250) : (12.5 내지 1250) 의 무게비로 함유하는 금속 커패시터 제조방법.
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