TWI849399B - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露之一些實施方式提供利用具有側通道電晶體的垂直設計的側通道動態隨機存取記憶體(DRAM)單元與單元陣列。介電層設置於基板上。閘極電極嵌設於介電層中。通道層環繞閘極電極，導電結構鄰接通道層，通道層插入於閘極電極與導電結構之間。半導體結構更包括設置於導電結構與閘極電極上的介電結構，通道層向上延伸穿過介電結構。

Description

半導體結構及其製造方法
本揭露之一些實施方式是有關於一種半導體結構以及製造半導體結構之方法。
半導體元件用於各種電子應用，例如個人計算機、手機、數位相機及其他電子設備。製造半導體元件通常通過在半導體基板上順序沉積絕緣或介電層、導電層及半導體材料層，並使用微影對各種材料層進行圖案化以在其上形成電路組件與元件。
半導體工業通過不斷減小最小特徵尺寸來繼續提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度，這允許更多元件被積體到給定區域中。然而，隨著最小特徵尺寸的減小，出現應解決的其他問題。
半導體儲存裝置包含例如靜態隨機存取記憶體(SRAM)與動態隨機存取記憶體(DRAM)。DRAM儲存 單元只有一個電晶體與一個電容器，因此它提供高度積體。垂直DRAM以更小的尺寸提供DRAM技術，這會導致其他潛在的問題需要被解決。
根據一些實施方式，一種半導體結構，包括介電層、閘極電極、通道層、導電結構以及介電結構。介電層設置於基板上。閘極電極嵌設於介電層中。通道層環繞閘極電極。導電結構鄰接通道層，通道層插入於閘極電極與導電結構之間。介電結構設置於導電結構與閘極電極上，通道層向上延伸穿過介電結構。
根據一些實施方式，一種製造半導體結構之方法包括形成導線於基板中。沉積絕緣層於基板上。圖案化絕緣層中的第一開口，第一開口垂直於導線延伸。形成導電結構於第一開口中。圖案化絕緣層中的第二開口，第二開口暴露導電結構的側壁與導線。沉積通道層於第二開口中。沉積閘極介電層於通道層上。沉積閘極電極於閘極介電層上。凹陷閘極介電層、閘極電極及導電結構，通道層在閘極電極上方延伸。沉積包圍通道層的隔離結構，隔離結構具有與通道層的上表面齊平的上表面。
根據一些實施方式，一種製造半導體結構之方法包括沉積電晶體通道結構於第一開口中，第一開口設置於兩個導電結構之間，電晶體通道結構內襯於第一開口，電晶體通道結構的底部沿嵌設在基板中的導電元件延伸，其中 第一隔離結構插入於導電結構與基板之間，第一開口暴露第一隔離結構的一部分。沉積閘極介電層於第一開口中，閘極介電層內襯於電晶體通道結構上的第一開口。沉積閘極電極於第一開口中，閘極電極填充第一開口。凹陷導電結構的上表面及閘極電極的上表面，電晶體通道結構的第一部分從導電結構與閘極電極暴露。沉積第二隔離結構於導電結構的上表面及閘極電極的上表面上，第二隔離結構側向包圍電晶體通道結構的第一部分。
100:基板
110:介電層
115:位元線
120:介電層
125:溝槽(開口)
128:介電層
130:黏合層
135:接地閘極電極
140:接地閘極
143:光阻
145:溝槽(開口)
150:通道
150h:水平部分
150v:垂直接腳
155:閘極絕緣層
160:字元線
165:隔離層
170:絕緣層
172:開口
175:下電極層(下電極)
175p:柱體
177:光遮罩
179:開口
180:電容器介電層
185:上電極層(上電極)
190:單元電容器(記憶體單元)
t1:厚度
t2:厚度
B-B:線
C-C:線
D-D:線
本揭露之一些實施方式的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1A圖、第1B圖及第1C圖至第10A圖、第10B圖及第10C圖繪示根據本揭露之一些實施方式之形成DRAM陣列的一部份之中間步驟。
第11A圖、第11B圖、第11C圖及第11D圖是根據本揭露之一些其他的實施方式的基於第8B圖所示結構的繼續製程。
第12A圖、第12B圖及第12C圖是根據本揭露之一些其他的實施方式的基於第8B圖所示結構的繼續製程。
第13A圖、第13B圖、第13C圖及第13D圖是根據本揭露之一些其他的實施方式的基於第8B圖所示結構的 繼續製程。
第14A圖與第14B圖繪示根據本揭露之一些實施方式之形成接地閘極之剖面圖。
以下揭露提供用於實施本揭露之一些實施方式或實例之不同特徵。下文描述組件及配置之特定實例以簡化本揭露之一些實施方式。當然，此等組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施方式，且亦可包括附加特徵可形成在第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭露之一些實施方式在各種實例中可重複參考符號及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施方式及/或組態之間的關係。
進一步地，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在......之下」、「在......下方」、「下面的」、「在......上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸等)元件或(諸等)特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位(經90度旋轉或在其它方位)且據此解釋本揭露之一些實施方式所用之該 等空間上相對之描述詞。
本揭露之一些實施方式提供利用具有側通道電晶體的垂直設計的側通道動態隨機存取記憶體(DRAM)單元與單元陣列。垂直設計DRAM能夠使用更少的表面積來完成記憶體單元與陣列。然而，隨著布局變得更加緊湊，可能會發生寫入線耦合，這會導致不需要的電性能。此外，體效應也可能是一個問題，其中電晶體單元的電壓閾值受到相鄰電晶體之間的體材料的電壓偏置的影響。實施方式包含有利地消除或減少體效應與字元線(WL)耦合的垂直DRAM設計。由於通道與閘極沒有固有的尺寸限制，實施方式還有利地提供了良好的尺寸可擴展性。因此，電容器的恢復時間不會受到縮放的影響。
DRAM記憶體單元包含電晶體，例如場效應電晶體，其中閘極輸入連接到字元線(WL)，第一接腳(leg)連接到位元線(BL)，第二接腳連接到一個充電電容器。電容器的另一端連接到第一參考電壓，例如接地(ground)。DRAM通過在位元線上施加充電電壓或第一參考電壓(例如，接地)而在寫入模式下運行，然後使字元線對電容器充電或對電容器放電，從而將1或0分別寫入電容器。DRAM通過在位元線上施加介於充電電壓與第一參考電壓之間的第二參考電壓而在讀取模式下操作。然後啟用字元線。若位元線電壓由於電容器開始放電到位元線而增加，則確定為1。若位元線電壓由於開始對電容器充電而降低，則確定為0。
第1A圖、第1B圖及第1C圖至第10A圖、第10B圖及第10C圖繪示根據本揭露之一些實施方式之形成DRAM陣列的一部份之中間步驟。第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖及第10A圖繪示平面圖並且可以在單個視圖中包含來自多個水平剖面的多個特徵。這些將在下面的討論中確定。第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖及第10B圖分別繪示沿第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖及第10A圖的參考線B-B(通過位元線，沿位元線的長度)的剖面圖。第1C圖、第2C圖、第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C圖、第9C圖及第10C圖分別繪示沿第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖及第10A圖的參考線C-C的剖面圖。第2D圖與的3D圖分別繪示沿第2A圖與第3A圖的參考線D-D的剖面圖。應理解到，這裡描述與說明的過程可以複製到單個基板或元件上的任意數量的DRAM單元與DRAM陣列。應理解到，DRAM單元及/或DRAM陣列需要額外的電路來操作，例如通常技術人員已知的電壓感測元件、多工元件及控制元件。
第1A圖、第1B圖及第1C圖繪示基板100與介電層110，在它們之間插入任意數量的層與元件特徵。第 1A圖是平面圖、第1B圖是沿第1A圖的線B-B的剖面圖，以及第1C圖是沿第1A圖的線C-C的剖面圖。基板100可以是半導體基板，其可以是矽基板、矽鍺基板或由其他半導體材料形成的基板。基板100可以摻雜有p型或n型雜質。在一些其他的實施方式中，基板100可以是載體基板，例如玻璃載體、陶瓷載體等。介電層110可以是任何合適的介電層類型。在一些實施方式中，介電層110可以是層間介電質(ILD)或金屬間介電質(IMD)或類似物，並且可以是重分佈結構或互連中的層。介電層110可以包含使用例如FCVD、旋塗、CVD或其他沉積製程形成的介電材料。介電層110可以由含氧介電材料形成，前述的介電材料可以是基於氧化矽的介電材料，例如氧化矽(例如，使用原矽酸四乙酯(TEOS)作為製程氣體形成)、磷酸-矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)，或類似物。
接下來，在介電層110中形成溝槽。可以通過合適的微影製程形成溝槽。例如，可在介電層110上方形成抗蝕劑層(未示出)並通過光遮罩將其暴露於光源，然後將其圖案化到抗蝕劑層上。接下來，將抗蝕劑層顯影固化，根據光遮罩的圖案在抗蝕劑層中形成開口。抗蝕劑層用作進行蝕刻製程的遮罩。蝕刻製程可以包含濕式及/或乾式蝕刻製程以將抗蝕劑層的開口轉移到下層。在一些實施方式中，可以在抗蝕劑層與目標層(在本例是介電層110)之間使用額外的蝕刻遮罩。在一些實施方式中，蝕刻製程利 用各向同性蝕刻，以將溝槽圖案化到介電層110中。
在形成溝槽之後，通過在溝槽中沉積導電材料，例如通過沉積種子層，然後執行鍍製程(plating process)以沉積導電材料來形成位元線115。位元線115的導電材料可以包含任何合適的材料，例如銅、錫、鎢、鈷、鋁、金、鈦、氮化鈦、鉭、氮化鉭等，前述的合金以及前述的組合等。在一些實施方式中，可以首先沉積阻障層以抑制導電材料擴散到周圍的介電層110中。阻障層可以由諸如氮化鈦等任何合適的材料形成，並且可以通過CVD、PVD、ALD或其他合適的製程沉積。然後，可以使用平坦化製程，例如CMP製程，以使位元線115的上表面與介電層110的上表面齊平。
其他的製程可用於在介電層110中形成位元線115，包含例如首先形成位元線115，然後在位元線115周圍形成介電層110，隨後進行平坦化製程以將位元線115的上表面與介電層110的上表面齊平。
在第2A圖、第2B圖、第2C圖及第2D圖中，形成介電層120並且在其中形成溝槽。形成溝槽125，使得它們不完全穿過介電層120的厚度。第2A圖是平面圖、第2B圖是沿第2A圖的線B-B的剖面圖、第2C圖是沿第2A圖的線C-C的剖面圖，以及第2D圖是沿第2A圖的線D-D的剖面圖。
首先，介電層120形成於位元線115與介電層110上。介電層120可以包含使用例如FCVD、旋塗、 CVD或其他沉積製程形成的介電材料。介電層110可以由含氧介電材料形成，前述的材料可以是基於氧化矽的介電材料，例如氧化矽(例如，使用原矽酸四乙酯(TEOS)作為製程氣體形成)、磷酸-矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)或類似物。介電層120的厚度t1可以在約50奈米(nm)與5000奈米之間。
接下來，圖案化介電層120，以形成溝槽125。溝槽125縱向垂直於位元線115延伸。第2A圖中的視圖結合溝槽125的視圖與介電層120的視圖(省略介電層120的底部分)。如第2B圖所示，位元線115在溝槽125下方繼續穿過。形成溝槽125可以使用任何合適的微影與蝕刻製程，例如以上描述關於圖案化介電層120。蝕刻製程可以使用定時蝕刻，使得溝槽125的底部設置於介電層120的底部與介電層120的頂部之間。接地閘極將形成於溝槽125中，並且保留在位元線115與溝槽125的底部之間的介電層120的厚度t2將位元線115與接地閘極隔離。在一些實施方式中，厚度t2可以在約1奈米與50奈米之間。厚度t2需要很小係為了減少體效應與縮小每個DRAM單元所需的面積。然而，若厚度t2太小，則可能發生接地閘極(隨後形成於溝槽125中)到位元線115的擊穿或洩漏。在一些實施方式中，目標厚度t2由隨後形成的閘極通道與閘極絕緣層的厚度確定，這將在下面進一步討論。
在第3A圖、第3B圖、第3C圖及第3D圖中，接地閘極140形成於黏合層130與接地閘極電極135的溝槽125中。第3A圖是平面圖、第3B圖是沿第3A圖的線B-B的剖面圖、第3C圖是沿第3A圖的線C-C的剖面圖，以及第3D圖是沿第3A圖的線D-D的剖面圖。如第3B圖所示，位元線115在介電層120下方繼續延伸。接地閘極140在每個側通道之間提供接地平面並且防止或減少相鄰字元線的耦合效應。防止或減少耦合效應提高所得記憶體單元或陣列的可控性，因為防止相鄰的字元線影響鄰接的字元線。接地閘極140還通過消除電壓電位來減少體效應，否則前述的電壓電位可能在記憶體電晶體閘極之間的介電質或體材料中。應當理解，儘管使用術語「接地閘極」，但在接地閘極140處提供的電位可以是任何合適的參考電壓。
形成接地閘極140通過首先在每個溝槽125中與介電層120的上表面上方沉積黏合層130。沉積黏合層130可以通過任何合適的製程，例如通過CVD、PVD、ALD等，或其組合。黏合層130共形沉積並在隨後形成的通道與接地閘極電極135之間提供穩定性。黏合層130可以由任何合適的材料製成，例如氮化鈦，並且可以摻雜或不摻雜矽。接下來，在剩餘的溝槽125中沉積接地閘極電極135。接地閘極電極135可以是例如由鎢或鈷形成的金屬材料，並且沉積接地閘極電極135可以通過任何合適的製程，例如電鍍(electroplating)、化學鍍 (electroless plating)、CVD等，或其組合。隨後，執行平坦化製程，例如CMP製程或機械研磨製程，使得黏合層130、接地閘極電極135以及可能的介電層120的部分被移除並且上表面彼此齊平。因此，形成黏合層130與接地閘極電極135，它們統稱為接地閘極140。
在第4A圖、第4B圖及第4C圖中，溝槽145形成於介電層120中。第4A圖是平面圖、第4B圖是沿第4A圖的線B-B的剖面圖，以及第4C圖是沿第4A圖的線C-C的剖面圖。第4A圖中的視圖結合溝槽145、接地閘極140及位元線115的視圖。(第4A圖中的視圖省略光阻143。)形成溝槽145可以使用任何合適的微影與蝕刻製程。例如，光阻143可以沉積於接地閘極140上並且被圖案化以暴露接地閘極140之間的介電層120的部分。在一些實施方式中，蝕刻溝槽145可以使用接地閘極140作為蝕刻遮罩的一部分，以執行溝槽145的自對準蝕刻，例如第4B圖所示，其中圖案化的光阻143暴露接地閘極140的一部分。在一些其他的實施方式中，溝槽145的蝕刻可以使用濕式蝕刻或濕式蝕刻/乾式蝕刻的組合，以蝕刻接地閘極140之間的介電層120，使得接地閘極140之間的介電層120的所有寬度被移除。在這樣的情況下，圖案化的光阻143可以稍微懸垂於接地閘極140的寬度，例如第4B圖右側的光阻143所示。蝕刻可以使用位元線115與介電層110作為蝕刻停止，使得溝槽145完全穿過介電層120並暴露在底部的位元線115以及在側面的接地閘極 140(黏合層130)。
在第5A圖、第5B圖及第5C圖中，用於通道150的材料沉積於溝槽145中。第5A圖是平面圖、第5B圖是沿第5A圖的線B-B的剖面圖，以及第5C圖是沿第5A圖的線C-C的剖面圖。第5A圖中的視圖結合用於通道150的材料、接地閘極140以及位元線115的視圖。(從上到下，位元線115將不可見，並且通道150看起來像位於接地閘極140之間的垂直線)。沉積用於通道150的材料可以使用任何合適的製程，例如通過ALD、PVD、CVD、分子束磊晶(MBE)等，或其組合。所得通道150可以共形地沉積於(在底面與側面上具有不超過約25%的厚度變化)溝槽145中與接地閘極140上方。通道150的材料可以是矽或半導體材料的氧化物，例如IGZO(銦鎵鋅氧化物)、IWO(銦鎢氧化物)、IZO(銦鋅氧化物)、ITO(銦錫氧化物)等，或其組合。通道的厚度是可調的。若通道太薄，則無法維持足夠大的電流吞吐量。若通道太厚，則更有可能發生大電流洩漏。在一些實施方式中，通道150可以沉積到約1奈米與約30奈米之間的厚度。在沉積之後，可以使用諸如CMP製程的平坦化製程來移除在接地閘極140上方的通道150的上部分。
在第6A圖、第6B圖及第6C圖中，通道150被切割用於各個記憶體單元。第6A圖是平面圖、第6B圖是沿第6A圖的線B-B的剖面圖，以及第6C圖是沿第6A圖的線C-C的剖面圖。第6A圖中的視圖結合用於通道 150的材料(繪示與水平部分150h分開的垂直接腳150v)與接地閘極140的視圖。切割通道150可以使用任何合適的製程。在一實施方式中，切割通道150可以通過合適的微影與蝕刻製程，包含沉積光遮罩(未示出)、圖案化光遮罩以及蝕刻通道150的暴露部分。切割通道150，使得通道150的剩餘部分沿縱向垂直於接地閘極140延伸。在通道150被切割之後，剩餘的通道150是具有由接地閘極140隔開的垂直接腳150v的u形(u-shaped)通道150。通道150的水平部分150h直接設置於位元線115上。如第6C圖所示，通道150的寬度可以比位元線115的寬度更寬，以懸垂位元線115。懸垂通道150超過位元線115，使得所有的通道150下方的位元線115接觸通道150的一部分，並在位元線115處提供更多的通道材料以用於電流通過通道150傳輸。
在第7A圖、第7B圖及第7C圖中，閘極絕緣層與閘極電極沉積於通道150上，填充開口145。第7A圖是平面圖、第7B圖是沿第7A圖的線B-B的剖面圖，以及第7C圖是沿第7A圖的線C-C的剖面圖。共形沉積閘極絕緣層155可以通過任何合適的技術，例如通過CVD、ALD等，或其組合。閘極絕緣層155沉積於通道150上並在切割通道150之間內襯開口145。閘極絕緣層155可以是任何合適的材料，例如高介電常數(高k)介電層。高k介電材料的介電常數(k值)高於3.9，並且可以高於約7.0。在一些實施方式中，閘極絕緣層155的高k介電 材料可以包含氧化鋁、氧化鉭、STO(鈦酸鍶)、BST(鈦酸鍶鋇)、氧化鈦、氧化鉿、氧化鋯、氧化鑭、鐠氧化物，或類似物。閘極絕緣層155可以沉積到約1奈米與約100奈米之間的厚度。
在閘極絕緣層155的沉積之後，作為字元線160的閘極電極被沉積在剩餘的開口145中。沉積字元線160可以通過任何合適的技術，例如通過電鍍、化學鍍、CVD、PVD、ALD等，或其組合。字元線160可以包含一個或多個堆疊的導電層。儘管堆疊的層沒有單獨繪示，但它們可以彼此區分。在一些實施方式中，堆疊層的沉積可以使用諸如ALD或CVD的共形沉積技術來執行，並且可以由不同材料的不同層構成，包含功函數金屬與介電質。功函數金屬可以包含例如鉬、氮化鈦、鎢、氮化鉭、鋁化鈦及氧化釕等，或其組合。字元線160的最後一層可以是通過填充技術沉積的導電填充物。各個層可以一起作用以設置閘極的電特性，例如用於使閘極能夠提供流過通道150的電流的電壓閾值。
在閘極絕緣層155與字元線160的沉積之後，閘極絕緣層155與字元線160可以被平坦化，例如通過CMP製程，以移除閘極絕緣層155與字元線160的多餘部分並將接地閘極140的上表面、通道150的上表面、閘極絕緣層155的上表面及字元線160的上表面齊平。
在第8A圖、第8B圖與第8C圖中，凹陷閘極絕緣層155、字元線160及接地閘極140，並且沉積隔離層 165於凹陷中。隔離層165提供隨後形成的單元電容器與字元線160及接地閘極140的隔離。第8A圖是平面圖、第8B圖是沿第8A圖的線B-B的剖面圖，以及第8C圖是沿第8A圖的線C-C的剖面圖。第8A圖的平面圖結合包含接地閘極140的視圖，其中從上向下的接地閘極140是不可見的。凹陷閘極絕緣層155、字元線160及接地閘極140可以使用它們各自材料的合適蝕刻劑來執行。在一些實施方式中，可以使用乾式蝕刻製程來執行蝕刻，例如，使用一種或多種合適的蝕刻氣體。在一些其他的實施方式中，凹陷閘極絕緣層155、字元線160及接地閘極140可以使用濕式蝕刻製程執行，前述的濕式蝕刻製程使用一種或多種合適的蝕刻化學品或溶液。儘管接地閘極140、閘極絕緣層155及字元線160中的每一個的頂面被繪示為彼此齊平，但是上表面可以具有不同的高度，這取決於凹陷製程的蝕刻速率與蝕刻條件。在一些實施方式中，閘極絕緣層155可以不被凹陷。
在凹陷接地閘極140、閘極絕緣層155及字元線160之後，隔離層165沉積於凹陷中。在一些實施方式中，在沉積隔離層165之前，通道150的暴露的延伸接腳(legs)可以摻雜有合適的摻雜劑。例如，摻雜劑可以包含磷、銻、鉍、氫、氮、另一種合適的摻雜劑或其組合。可以在通道150的沉積期間原位包含摻雜劑及/或可以在單獨的佈植製程期間佈植摻雜劑。佈植製程可以利用角度在0度與55度之間的角度佈植。在佈植之後，通道150的暴 露的延伸接腳中的摻雜劑的濃度水平可以在約1016原子/cm3(atoms/cm3)至約1020原子/cm3之間。在一些實施方式中，摻雜濃度可以具有沿通道150的接腳(例如，從接地閘極140的上表面)向通道的水平部分150h移動的遞減梯度。在一些實施方式中，通道150的水平部分150h的摻雜濃度可以小於通道150的接腳中的摻雜劑濃度。在佈植之後，可以執行退火，以修復通道150並激活摻雜劑。
沉積隔離層165可以使用任何合適的技術，例如通過CVD、PVD等，或其組合。隔離層165可以由任何合適的隔離材料製成，前述的隔離材料例如氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳化矽、碳氮化矽、碳氮化矽等，或其組合。在隔離層165的沉積期間，環境氫(例如H+，當用作製程氣體時)沉積於隔離層165中。在隨後的製程中，氫可以從隔離層165擴散到通道150中，並與氧結合空位，從而增強摻雜到通道150中，通過作為淺施體(即，提供額外的電子)的所得VO-H(氧空位捕獲氫)提高通道導電性。在隔離層165的沉積之後，可以執行平坦化製程，例如CMP製程，以使隔離層165的上表面與通道150的上表面齊平。得到的隔離層165的厚度可以是在約1奈米至約100奈米的範圍內。
在第9A圖、第9B圖及第9C圖至第10A圖、第10B圖及第10C圖中，根據一些實施方式，單元電容器190形成於通道150的每一者上。單元電容器190可 以使用其他製程形成，從而產生替代配置，例如在第11A圖、第11B圖、第11C圖及第11D圖至第13A圖、第13B圖、第13C圖及第13D圖中所示的配置。在第9A圖、第9B圖及第9C圖中，絕緣層170沉積於隔離層165上方以及通道150的暴露的上表面上方。第9A圖是平面圖、第9B圖是沿第9A圖的線B-B的剖面圖，以及第9C圖是沿第9A圖的線C-C的剖面圖。
絕緣層170可以由任何合適的絕緣材料製成，前述的絕緣材料例如使用諸如FCVD、旋塗、CVD或其他沉積製程形成的介電材料。絕緣層170可以由含氧介電材料形成，前述的材料可以是基於氧化矽的介電材料，例如氧化矽(例如，使用原矽酸四乙酯(TEOS)作為製程氣體形成)、磷酸-矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)，或類似物。
在沉積絕緣層170之後，可以在絕緣層170中形成開口172。如第9A圖、第9B圖及第9C圖所示，開口172暴露每個單元的側通道150的上表面。開口172可以使用任何合適的製程形成，例如通過如上所述的微影與蝕刻製程。儘管開口172被繪示為具有垂直側壁，但是側壁可以是漸縮的，使得開口172的頂部的寬度大於開口172的底部的寬度。
在第10A圖、第10B圖及第10C圖中，金屬-絕緣體-金屬(MIM)單元電容器190形成於開口172的每一者中。第10A圖是平面圖、第10B圖是沿第10A圖的 線B-B的剖面圖，以及第10C圖是沿第10A圖的線C-C的剖面圖。單元電容器190可以通過任何合適的製程形成。在一個製程中，一系列共形層通過共形沉積製程，例如通過ALD或CVD等，沉積於開口172中。首先是沉積下電極層175於開口172中。接下來，沉積電容器介電層180於下電極層175上的開口172中。最後，沉積上電極185於電容器介電層180上。下電極175、電容器介電層180及上電極185一起被稱為單元電容器190。
下電極層175可以由任何合適的導電材料製成，例如鈦、氮化鈦、鉭、氮化鉭，或其組合。上電極層185可以由作為下電極175的任何候選材料製成，並且在一些實施方式中，上電極層185可以由與下電極175相同的材料製成。電容器介電層180可以包含氮化物層、氮化矽層，或其他高介電常數的介電材料層。在一些實施方式中，電容器介電層180是通過低溫CVD或電漿增強CVD(PECVD)方法沉積的氮化矽層。
在形成上電極層185之後，可以使用平坦化製程從絕緣層170上方移除多餘的材料。平坦化製程更將上電極層185的上表面、電容器介電層180的上表面以及下電極層175的上表面齊平。
第11A圖、第11B圖、第11C圖及第11D圖至第13A圖、第13B圖、第13C圖及第13D圖繪示根據一些實施方式的用於形成電容器的其他製程與結構。第11A圖、第11B圖、第11C圖及第11D圖至第13A圖、 第13B圖、第13C圖及第13D圖中的每一者表示第8B圖繪示的結構的局部剖面圖以及對第8B圖繪示的結構的附加製程，以形成單元電容器190，單元電容器190是用於每個記憶體單元的金屬-絕緣體-金屬(MIM)電容器。除非另有說明，否則類似的參考符號是指類似的元件，其可以使用類似的材料並以類似的方式形成。
第11A圖、第11B圖、第11C圖及第11D圖繪示形成雙MIM電容器結構的中間步驟。與第10A圖、第10B圖及第10C圖中描述的單元電容器190相比，雙MIM結構具有在相似的空間要求中提供更大電容的優點。在第11A圖中，絕緣層170形成於隔離層165與通道150上方。絕緣層170可以使用與以上關於第9A圖、第9B圖及第9C圖所描述的那些類似的製程與材料形成。接著，與上述開口172類似，形成開口於絕緣層170中。然後，形成單元電容器190的下電極層175於開口中。下電極層175可以由任何合適的導電材料製成，前述的導電材料例如鈦、氮化鈦、鉭、氮化鉭，或其組合，並使用任何合適的製程，例如通過旋塗、FVCD等，或其組合。
如第11A圖所示，下電極層175可以在絕緣層170的上表面上方延伸，或者在一些實施方式中，可以平坦化到絕緣層170的上表面。光阻而後沉積於絕緣層170與下電極層175上方，且光阻被圖案化以形成光遮罩177。形成光遮罩177的光阻材料可以使用任何合適的有機光阻材料，並且沉積光遮罩177可以通過例如旋塗、FCVD等， 或其組合。
在第11B圖中，光遮罩177用作遮罩，以蝕刻下電極層175中的開口179，留下下電極層175的柱體175p以及下電極層175的底部分保留在開口172中。可以使用任何合適的蝕刻製程，使用對下電極層175的材料具有選擇性的合適的蝕刻劑來執行蝕刻。在一些實施方式中，可以使用乾式蝕刻製程來蝕刻下電極層175。在蝕刻開口179的製程中，光遮罩177可能被消耗，並且柱體175p的上表面凹陷到絕緣層170的上表面下方。若光遮罩177未被蝕刻消耗，則可以通過灰化製程移除光遮罩177，並且將圖案化的下電極層175整體蝕刻，以凹陷柱體175p的上表面到絕緣層170的上表面下方。
柱體175p可以使用其他的製程製成，例如通過使用電鍍或化學鍍製程以沉積下電極175的底部水平部分。然後，遮罩材料可形成於開口172中，並且將遮罩材料圖案化為對應於柱體175p的兩個開口，然後可以通過電鍍或化學鍍形成。而後遮罩可以被移除，得到第11B圖的結構。
在第11C圖中，電容器介電層180形成於下電極層175上，包含於柱體175p上。電容器介電層180可以包含氮化物層、氮化矽層或其他具有高介電常數的介電材料層。在一些實施方式中，電容器介電層180是通過低溫CVD或電漿增強CVD(PECVD)方法沉積的氮化矽層。如圖所示，在一些實施方式中，電容器介電層180可以沿 開口179中的絕緣層170的側壁垂直延伸。
在第11D圖中，上電極層185形成於剩餘的開口179中且可以在絕緣層170上方側向延伸。上電極層185可以由任何合適的導電材料製成，前述的導電材料例如鈦、氮化鈦、鉭、氮化鉭，或其組合，並使用任何合適的製程，例如旋塗、FVCD等，或其組合來製備。在沉積之後，上電極層185可以在絕緣層170的上表面上方與側向延伸。平坦化製程可以用於將上電極層185的上表面與絕緣層170的上表面齊平。
第12A圖、第12B圖及第12C圖繪示根據其他實施方式之形成MIM單元電容器190的中間步驟。第12A圖、第12B圖及第12C圖的單元電容器190使用通道150的一部分作為下電極層175，降低結構的複雜性與尺寸，導致更高的生產效率。在第12A圖中，在形成絕緣層170之前，凹陷隔離層165以暴露通道150的垂直投影。可以使用回蝕製程將隔離層165凹陷。然後，絕緣層170可以使用與以上關於第9A圖、第9B圖及第9C圖所描述的那些類似的製程與材料沉積與圖案化。在第12B圖中，電容器介電層180沉積於通道150上。電容器介電層180可以(例如，類似於第11C圖)或可以不(如圖所示)沿著絕緣層170的側壁垂直延伸。如第12C圖所示，上電極層185形成於電容器介電層180上方並被平坦化，從而形成單元電容器190。
第13A圖、第13B圖、第13C圖及第13D圖繪 示根據一些其他的實施方式之形成MIM單元電容器190的中間步驟。第13A圖、第13B圖、第13C圖及第13D圖的單元電容器190使用通道150的一部分以幫助塑造單元電容器190。在第13A圖中，在形成絕緣層170之前，凹陷隔離層165以暴露通道150的垂直投影。可以使用回蝕製程將隔離層165凹陷。
在第13B圖中，下電極層175可沉積於開口172中與通道150上方。形成下電極層175可使用共形沉積製程，例如ALD、CVD等，或其組合。在一些實施方式中，可以使用鍍製程，例如電鍍製程或化學鍍製程，利用通道150作為鍍製程的種子層。
在第13C圖中，電容器介電層180可以沉積於下電極層175上方。最後，在第13D圖中，沉積上電極層185，並且元件被平坦化以形成記憶體單元190。
第14A圖與第14B圖繪示根據一些實施方式之形成接地閘極140的剖面圖，其中接地閘極140被介電層128側向包圍，介電層128也插入在接地閘極140與要形成的通道150之間。介電層128通過在通道150與接地閘極140之間提供另一個通道絕緣層來改善(減少)字元線耦合。在第14A圖中，介電層128共形地沉積於第2B圖所繪示的結構的開口125中與介電層120上。介電層128可以包含任何合適的介電材料，例如高k介電材料，例如上面關於閘極絕緣層155討論的任何候選材料，並且可以使用與上面討論的那些關於閘極絕緣層155的類似的 製程來沉積。在沉積介電層128之後，在一些實施方式中，介電層128的水平部分可以通過各向異性蝕刻移除，例如第14A圖中所示。在一些其他的實施方式中，介電層128的水平部分可以保留在開口125的底部(在隨後形成的接地閘極140下方)。如上所述的流程可以繼續介電層128，除了介電層128是在形成隔離層165之前凹陷。
在第14B圖中，繪示第10B圖的結構，除了包含介電層128。如第14B圖中所示，介電層128插入在通道150與接地閘極140之間，並從隔離層165至介電層120垂直延伸。
額外的製程可以被執行，使得記憶體單元在記憶體元件中作用。例如，中間介電材料可以形成於第10C圖、第11D圖、第12C圖、第13D圖或第14B圖的記憶體單元190上方。開口可以形成於中間介電材料中，並且上電極層185可以通過形成在開口中的通孔耦合到參考電壓，例如接地。接地閘極140可以耦合到與上電極層185相同的參考電壓(例如，接地)。字元線160可以耦合到記憶體元件的字元線輸入/輸出，並且位元線115可以耦合到記憶體元件的位元線輸入/輸出。
實施方式可具有一些優點。通過利用垂直通道，閘極設置於垂直通道之間且接地閘極設置於相鄰記憶體單元之間，所得的記憶體單元具有減少或消除的體效應以及減少或消除的字元線耦合。由於體效應減少，每個記憶體單元190的閾值電壓不太可能受到顯著影響，從而導致字元 線160對閘極的更好控制性。此外，因為通道位於側面，而不是位於每個記憶體單元190的內部，未來的設計能力得到改善，因為寬度不受設計限制，這將影響記憶體單元190的恢復時間。
一實施方式是一種半導體結構，包括介電層、閘極電極、通道層、導電結構以及介電結構。介電層設置於基板上。閘極電極嵌設於介電層中。通道層環繞閘極電極。導電結構鄰接通道層，通道層插入於閘極電極與導電結構之間。介電結構設置於導電結構與閘極電極上，通道層向上延伸穿過介電結構。在一實施方式中，半導體結構更包括單元電容器，設置於通道層上並耦合通道層。在一實施方式中，半導體結構更包括絕緣層，設置於介電結構上。單元電容器包括下電極、設置於下電極上的電容器介電層以及設置於電容器介電層上的上電極。在一實施方式中，通道層的上部分無介電結構，其中單元電容器的下電極包括通道層的上部分，電容器介電層沿通道層的側壁與上部分的上表面延伸。在一實施方式中，半導體結構更包括通道絕緣層，插入於通道層與導電結構之間。在一實施方式中，半導體結構更包括導線，嵌設於基板中，通道層耦合導線。在一實施方式中，通道層與導線之間的界面被介電層側向包圍。在一實施方式中，通道層與導線重疊。
另一實施方式是一種製造半導體結構之方法，包括形成導線於基板中。方法更包括沉積絕緣層於基板上。方法更包括圖案化絕緣層中的第一開口，第一開口垂直於導 線延伸。方法更包括形成導電結構於第一開口中。方法更包括圖案化絕緣層中的第二開口，第二開口暴露導電結構的側壁與導線。方法更包括沉積通道層於第二開口中。方法更包括沉積閘極介電層於通道層上。方法更包括沉積閘極電極於閘極介電層上。方法更包括凹陷閘極介電層、閘極電極及導電結構，通道層在閘極電極上方延伸。方法更包括沉積包圍通道層的隔離結構，隔離結構具有與通道層的上表面齊平的上表面。在一實施方式中，在形成導電結構之後，絕緣層的一部分保留在導電結構與基板之間。在一實施方式中，形成導電結構包括沉積黏合層於第一開口中，以及用金屬填充材料填充第一開口。在一實施方式中，形成導電結構更包括在沉積黏合層之前，沉積介電層於第一開口中。在一實施方式中，方法更包括沉積絕緣結構於隔離結構上，以及形成單元電容器於絕緣結構中，單元電容器耦合通道層。在一實施方式中，方法更包括在形成絕緣結構之前，凹陷隔離結構的上表面以暴露通道層的第一上部分。在一實施方式中，形成單元電容器包括沉積電容器絕緣材料於通道層的第一上部分上，以及沉積上電極於電容器絕緣材料上。
另一實施方式是一種製造半導體結構之方法，包括沉積電晶體通道結構於第一開口中，第一開口設置於兩個導電結構之間，電晶體通道結構內襯於第一開口，電晶體通道結構的底部沿嵌設在基板中的導電元件延伸，其中第一隔離結構插入於導電結構與基板之間，第一開口暴露第 一隔離結構的一部分。方法更包括沉積閘極介電層於第一開口中，閘極介電層內襯於電晶體通道結構上的第一開口。方法更包括沉積閘極電極於第一開口中，閘極電極填充第一開口。方法更包括凹陷導電結構的上表面及閘極電極的上表面，電晶體通道結構的第一部分從導電結構與閘極電極暴露。方法更包括沉積第二隔離結構於導電結構的上表面及閘極電極的上表面上，第二隔離結構側向包圍電晶體通道結構的第一部分。在一實施方式中，第三隔離結構包圍導電結構中的每一者，使得第三隔離結構插入在導電結構中的每一者與電晶體通道結構之間。在一實施方式中，方法更包括凹陷第二隔離結構，其中凹陷第二隔離結構暴露電晶體通道結構的第二部分、沉積電容器的電容器絕緣層於電晶體通道結構的第二部分上，以及沉積電容器的上電極於電容器絕緣層上。在一實施方式中，方法更包括在沉積電容器絕緣層之前，沉積電容器的下電極於電晶體通道結構的第二部分上。在一實施方式中，方法更包括形成單元電容器於電晶體通道結構上，單元電容器的下電極接觸電晶體通道結構的兩個上表面的每一者。在一實施方式中，方法更包括耦合導電元件至記憶體元件的位元線、耦合閘極電極至記憶體元件的字元線，以及耦合導電結構至記憶體元件的相同參考電壓。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施方式之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施方式 作為用於設計或修改用於實施本揭露之一些實施方式中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施方式之精神及範疇，且此類等效構造可在本揭露之一些實施方式中進行各種改變、取代及替代而不偏離本揭露之一些實施方式的精神及範疇。
100:基板
115:位元線
120:介電層
130:黏合層
135:接地閘極電極
140:接地閘極
150:通道
155:閘極絕緣層
160:字元線
165:隔離層
170:絕緣層
175:下電極層(下電極)
180:電容器介電層
185:上電極層(上電極)
190:單元電容器(記憶體單元)

Claims (10)

  1. 一種半導體結構，包含：一介電層，設置於一基板上；一閘極電極，嵌設於該介電層中；一通道層，環繞該閘極電極，其中通道層具有位於該閘極電極正下方的一部分；一導電結構，鄰接該通道層，該通道層插入於該閘極電極與該導電結構之間；以及一介電結構，設置於該導電結構與該閘極電極上，該通道層向上延伸穿過該介電結構。
  2. 如請求項1所述之半導體結構，更包含：一單元電容器，設置於該通道層上並耦合該通道層。
  3. 如請求項2所述之半導體結構，更包含：一絕緣層，設置於該介電結構上，其中該單元電容器包含：一下電極；一電容器介電層，設置於該下電極上；以及一上電極，設置於該電容器介電層上。
  4. 如請求項3所述之半導體結構，其中該通道層的一上部分無該介電結構，其中該單元電容器的該下電極包含該通道層的該上部分，該電容器介電層沿該通道層 的複數側壁與該上部分的一上表面延伸。
  5. 一種製造半導體結構之方法，包含：形成一導線於一基板中；沉積一絕緣層於該基板上；圖案化該絕緣層中的一第一開口，該第一開口垂直於該導線延伸；形成一導電結構於該第一開口中；圖案化該絕緣層中的一第二開口，該第二開口暴露該導電結構的一側壁與該導線；沉積一通道層於該第二開口中；沉積一閘極介電層於該通道層上；沉積一閘極電極於該閘極介電層上；凹陷該閘極介電層、該閘極電極及該導電結構，該通道層在該閘極電極上方延伸；以及沉積包圍該通道層的一隔離結構，該隔離結構具有與該通道層的一上表面齊平的一上表面。
  6. 如請求項5所述之方法，其中在形成該導電結構之後，該絕緣層的一部分保留在該導電結構與該基板之間。
  7. 如請求項5所述之方法，更包含：沉積一絕緣結構於該隔離結構上；以及 形成一單元電容器於該絕緣結構中，該單元電容器耦合該通道層。
  8. 如請求項7所述之方法，更包含：在形成該絕緣結構之前，凹陷該隔離結構的一上表面以暴露該通道層的一第一上部分，其中形成該單元電容器包含：沉積一電容器絕緣材料於該通道層的該第一上部分上；以及沉積一上電極於該電容器絕緣材料上。
  9. 一種製造半導體結構之方法，包含：沉積一電晶體通道結構於一第一開口中，該第一開口設置於兩個導電結構之間，該電晶體通道結構內襯於該第一開口，該電晶體通道結構的一底部沿嵌設在一基板中的一導電元件延伸，其中一第一隔離結構插入於該些導電結構與該基板之間，該第一開口暴露該第一隔離結構的一部分；沉積一閘極介電層於該第一開口中，該閘極介電層內襯於該電晶體通道結構上的該第一開口；沉積一閘極電極於該第一開口中，該閘極電極填充該第一開口；凹陷該些導電結構的上表面及該閘極電極的一上表面，該電晶體通道結構的一第一部分從該些導電結構與該閘極 電極暴露；以及沉積一第二隔離結構於該些導電結構的該些上表面及該閘極電極的該上表面上，該第二隔離結構側向包圍該電晶體通道結構的該第一部分。
  10. 如請求項9所述之方法，更包含：凹陷該第二隔離結構，其中凹陷該第二隔離結構暴露該電晶體通道結構的一第二部分；沉積一電容器的一電容器絕緣層於該電晶體通道結構的該第二部分上；以及沉積該電容器的一上電極於該電容器絕緣層上。
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