CN115241194A - 垂直dram结构及方法 - Google Patents

垂直dram结构及方法 Download PDF

Info

Publication number
CN115241194A
CN115241194A CN202210513414.9A CN202210513414A CN115241194A CN 115241194 A CN115241194 A CN 115241194A CN 202210513414 A CN202210513414 A CN 202210513414A CN 115241194 A CN115241194 A CN 115241194A
Authority
CN
China
Prior art keywords
layer
channel
opening
conductive
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210513414.9A
Other languages
English (en)
Inventor
游佳达
杨柏峰
李泓纬
杨世海
徐志安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115241194A publication Critical patent/CN115241194A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

本公开涉及垂直DRAM结构及方法。本公开的实施例提供了一种利用具有侧沟道晶体管的垂直设计的侧沟道动态随机存取存储器(DRAM)单元和单元阵列。电介质层设置在衬底之上。栅极电极嵌入在电介质层中。沟道层环绕栅极电极，并且导电结构与沟道层相邻，其中沟道层介于栅极电极和导电结构之间。半导体结构还包括设置在导电结构和栅极电极之上的电介质结构，沟道层向上延伸穿过电介质结构。

Description

垂直DRAM结构及方法
技术领域
本公开涉及垂直DRAM结构及方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定面积中。然而，随着最小特征尺寸减小，出现了应解决的其他问题。
半导体存储设备包括例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。DRAM存储单元只有一个晶体管和一个电容器，因此它提供了高度集成。垂直DRAM以更小的尺寸提供DRAM技术，这产生需要解决的潜在额外问题。
发明内容
根据本公开的一个实施例，提供了种半导体结构，包括：电介质层，设置在衬底之上；栅极电极，嵌入在所述电介质层中；沟道层，环绕所述栅极电极；导电结构，与所述沟道层相邻，所述沟道层介于所述栅极电极和所述导电结构之间；以及电介质结构，设置在所述导电结构和所述栅极电极之上，所述沟道层向上延伸穿过所述电介质结构。
根据本公开的另一实施例，提供了一种形成半导体结构的方法，包括：在衬底中形成导电线；在所述衬底之上沉积绝缘层；在所述绝缘层中图案化第一开口，所述第一开口垂直于所述导电线延伸；在所述第一开口中形成导电结构；在所述绝缘层中图案化第二开口，所述第二开口暴露所述导电结构的侧壁和所述导电线；在所述第二开口中沉积沟道层；在所述沟道层之上沉积栅极电介质层；在所述栅极电介质层之上沉积栅极电极；使所述栅极电介质层、所述栅极电极和所述导电结构凹陷，所述沟道层延伸高于所述栅极电极；以及围绕所述沟道层沉积隔离结构，所述隔离结构具有与所述沟道层的上表面齐平的上表面。
根据本公开的又一实施例，提供了一种形成半导体结构的方法，包括：在第一开口中沉积沟道结构，所述第一开口设置在两个导电结构之间，所述沟道结构内衬于所述第一开口，所述沟道结构的底部沿着嵌入在衬底中的导电元件延伸，其中，第一隔离结构介于所述两个导电结构与所述衬底之间，所述第一开口暴露所述第一隔离结构的一部分；在所述第一开口中沉积栅极电介质层，所述栅极电介质层在所述沟道结构上内衬于所述第一开口；在所述第一开口中沉积栅极电极，所述栅极电极填充所述第一开口；使所述两个导电结构的上表面以及所述栅极电极的上表面凹陷，所述沟道结构的第一部分从所述两个导电结构和所述栅极电极暴露；以及在所述两个导电结构的上表面以及所述栅极电极的上表面之上沉积第二隔离结构，所述第二隔离结构横向围绕所述沟道结构的第一部分。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1A、图1B和图1C至图10A、图10B和图10C示出了根据一些实施例的形成DRAM阵列的一部分的中间步骤。
图11A、图11B、图11C和图11D是根据其他实施例的基于图8B所示结构的继续过程。
图12A、图12B和图12C是根据其他实施例的基于图8B所示结构的继续过程。
图13A、图13B、图13C和图13D是根据其他实施例的基于图8B所示结构的继续过程。
图14A和图14B示出了根据一些实施例的接地栅极的形成的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
本公开的实施例提供了一种利用具有侧沟道晶体管的垂直设计的侧沟道动态随机存取存储器(DRAM)单元和单元阵列。垂直设计DRAM能够使用较少表面积来完成存储单元和阵列。然而，随着布局变得更加紧凑，可能发生写入线耦合，这会导致不期望的电性能。此外，体效应也可能是问题，其中晶体管单元的电压阈值受到相邻晶体管之间的主体材料的电压偏置的影响。实施例包括有利地消除或减少体效应和字线(WL)耦合的垂直DRAM设计。由于沟道和栅极没有固有的尺寸限制，实施例还有利地提供了良好的尺寸可扩展性。因此，电容器的恢复时间可以不受缩放的影响。
DRAM存储单元包括晶体管，例如场效应晶体管，其中栅极输入连接到字线(WL)，第一管脚(leg)连接到位线(BL)，并且第二管脚连接到充电电容器。电容器的另一端连接到第一参考电压，例如接地。DRAM如下在写入模式下操作：在BL上施加充电电压或第一参考电压(例如接地)，并然后使WL对电容器充电或对电容器放电，从而分别将1或0写入电容器。DRAM如下在读取模式下操作：在BL上施加介于充电电压和第一参考电压之间的第二参考电压。然后WL启用。如果BL电压由于电容器开始放电到BL而增加，则确定为1。如果BL电压由于其开始对电容器充电而降低，则确定为0。
图1A、图1B和图1C至图10A、图10B和图10C示出了形成包括若干DRAM单元的DRAM阵列的一部分的中间步骤。图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A示出了平面图并且可以在单个视图中包括来自若干水平横截面的若干特征。这些将在以下讨论中标识。图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B分别示出了沿图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的B-B参考线的截面图(通过BL，沿着BL的长度)。图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C分别示出了沿图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的C-C参考线的截面图。图2D和图3D分别示出了沿图2A和图3A的D-D参考线的截面图。应理解，本文描述和说明的过程可以复制到单个衬底或器件上的任意数量的DRAM单元和DRAM阵列。还应理解，DRAM单元和/或DRAM阵列需要额外的电路来进行操作，例如，普通技术人员已知的电压感测器件、多路复用器件和控制器件。
图1A、图1B和图1C示出了衬底100和电介质层110，它们之间插入任意数量的层和器件特征。图1A是平面图，图1B是沿图1A的线B-B的截面图，以及图1C是沿图1A的线C-C的截面图。衬底100可以是半导体衬底，其可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底100可以掺杂有p型或n型杂质。在其他实施例中，衬底100可以是载体衬底，例如玻璃载体、陶瓷载体等。电介质层110可以是任何合适的电介质层类型。在一些实施例中，电介质层110可以是层间电介质(ILD)或金属间电介质(IMD)等，并且可以是重分布结构或互连中的层。电介质层110可以包括使用例如FCVD、旋涂、CVD或另一沉积工艺形成的电介质材料。电介质层110可以由含氧电介质材料形成，其可以是基于氧化硅的电介质材料，例如氧化硅(例如，使用原硅酸四乙酯(TEOS)作为工艺气体而形成)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等。
接下来，在电介质层110中形成沟槽。沟槽可以通过合适的光刻工艺来形成。例如，可以在电介质层110之上形成抗蚀剂层(未示出)并通过光掩模将其暴露于光源，光掩模然后被图案化到抗蚀剂层上。接下来，抗蚀剂层被显影和固化，根据光掩模的图案在抗蚀剂层中形成开口。抗蚀剂层被用作掩模以执行蚀刻工艺。蚀刻工艺可以包括湿法和/或干法蚀刻工艺以将抗蚀剂层的开口转移到下层。在一些实施例中，可以在抗蚀剂层和目标层(在这种情况下为电介质层110)之间使用额外的蚀刻掩模。在一些实施例中，蚀刻工艺利用各向同性蚀刻将沟槽图案化到电介质层110中。
在形成沟槽之后，通过在沟槽中沉积导电材料来形成BL 115，例如通过沉积种子层，并然后执行电镀工艺以沉积导电材料。BL 115的导电材料可以包括任何合适的材料，例如铜、锡、钨、钴、铝、金、钛、氮化钛、钽、氮化钽等、它们的合金、它们的组合等。在一些实施例中，可以首先沉积阻挡层，以抑制导电材料扩散到周围的电介质层110中。阻挡层可以由诸如氮化钛等之类的任何合适的材料形成，并且可以通过CVD、PVD、ALD或另一合适的工艺来沉积。然后，可以使用平坦化工艺(例如CMP工艺)以使BL 115的上表面与电介质层110的上表面齐平。
可以使用其他工艺在电介质层110中形成BL 115，包括例如首先形成BL 115，然后在BL 115周围形成电介质层110，然后进行平坦化工艺以使BL 115的上表面与电介质层110的上表面齐平。
在图2A、图2B、图2C和图2D中，形成电介质层120并在其中形成沟槽。沟槽125被形成为使得它们不完全穿过电介质层120的厚度。图2A是平面图，图2B是沿图2A的线B-B的截面图，图2C是沿图2A的线C-C的截面图，以及图2D是沿图2A的线D-D的截面图。
首先，在BL 115和电介质层110之上形成电介质层120。电介质层120可以包括使用例如FCVD、旋涂、CVD或另一沉积工艺形成的电介质材料。电介质层120可以由含氧电介质材料形成，其可以是基于氧化硅的电介质材料，例如氧化硅(例如，使用原硅酸四乙酯(TEOS)作为工艺气体而形成)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等。电介质层120的厚度t1可以在约50nm和5000nm之间。
接下来，对电介质层120进行图案化以形成沟槽125。沟槽125垂直于BL 115纵向延伸。图2A中的视图结合了沟槽125的视图和电介质层120的视图(省略了电介质层120的底部)。如图2B所示，BL 115在沟槽125下方持续穿过。沟槽125可以使用任何合适的光刻和蚀刻工艺来形成，例如，以上关于对电介质层110进行图案化所描述的工艺。蚀刻工艺可以使用定时蚀刻，使得沟槽125的底部设置在电介质层120的底部和电介质层120的顶部之间。将在沟槽125中形成接地栅极，并且保留在沟槽125底部和BL 115之间的电介质层120的厚度t2将BL 115与接地栅极隔离。在一些实施例中，厚度t2可以在约1nm和50nm之间。期望厚度t2较小，以便减少体效应并缩小每个DRAM单元所需的面积。然而，如果厚度t2过小，则可能发生接地栅极(随后形成在沟槽125中)到BL 115的击穿或泄漏。在一些实施例中，目标厚度t2由随后形成的栅极沟道和栅极绝缘层的厚度确定，这将在下面进一步讨论。
在图3A、图3B、图3C和图3D中，在沟槽125中形成包括胶层130和接地栅极电极135的接地栅极140。图3A是平面图，图3B是沿图3A的线B-B线的截面图，图3C是沿图3A的线C-C的截面图，以及图3D是沿图3A的线D-D的截面图。如图3B所示，BL 115在电介质层120下方持续穿过。接地栅极140在每个侧沟道之间提供接地平面，并且防止或减少邻近WL的耦合效应。防止或减少耦合效应提高了所得存储单元或阵列的可控性，因为防止了相邻WL影响邻近的WL。接地栅极140还通过消除否则可能在存储器晶体管栅极之间的电介质或主体材料中的电压电势而减少了体效应。应理解，尽管使用了术语“接地栅极”，但在接地栅极140处提供的电势可以是任何合适的参考电压。
接地栅极140通过首先在每个沟槽125中并且电介质层120的上表面之上沉积胶层130来形成。胶层130可以通过任何合适的工艺来沉积，例如通过CVD、PVD、ALD等或其组合。胶层130被共形地沉积，并在随后形成的沟道和接地栅极电极135之间提供稳定性。胶层130可以由任何合适的材料制成，例如氮化钛，并且可以掺杂或不掺杂硅。接下来，在剩余的沟槽125中沉积接地栅极电极135。接地栅极电极135可以是例如由钨或钴形成的含金属材料，并且可以通过诸如电镀、化学镀、CVD等或其组合之类的任何合适的工艺来沉积。随后，执行平坦化工艺，例如CMP工艺或机械研磨工艺，使得胶层130、接地栅极电极135以及可能的电介质层120的一些部分被去除并且上表面彼此齐平。结果，形成胶层130和接地栅极电极135，它们统称为接地栅极140。
在图4A、图4B和图4C中，在电介质层120中形成沟槽145。图4A是平面图，图4B是沿图4A的线B-B的截面图，以及图4C是沿图4A的线C-C的截面图。图4A中的视图结合了沟槽145、接地栅极140和BL115的视图。(图4A中的视图省略了光刻抗蚀剂143的视图。)沟槽145可以使用任何合适的光刻和蚀刻工艺来形成。例如，光刻抗蚀剂143可被沉积在接地栅极140之上，并且被图案化以暴露电介质层120在接地栅极140之间的部分。在一些实施例中，蚀刻沟槽145可以使用接地栅极140作为蚀刻掩模的一部分以执行对沟槽145的自对准蚀刻，如图4B所示，其中经图案化的光致抗蚀剂143暴露接地栅极140的一部分。在其他实施例中，对沟槽145的蚀刻可以使用湿法蚀刻、或组合湿法蚀刻/干法蚀刻以蚀刻接地栅极140之间的电介质层120，使得接地栅极140之间的所有宽度的电介质层120被去除。在这种情况下，经图案化的光刻抗蚀剂143可能稍微悬置于接地栅极140的宽度之上，如图4B右侧的光刻抗蚀剂143所示。蚀刻可以使用BL 115和电介质层110作为蚀刻停止，使得沟槽145完全穿过电介质层120并暴露底部的BL 115和侧面的接地栅极140(胶层130)。
在图5A、图5B和图5C中，在沟槽145中沉积用于沟道150的材料。图5A是平面图，图5B是沿图5A的线B-B的截面图，以及图5C是沿图5A的线C-C的截面图。图5A中的视图结合了用于沟道150的材料、接地栅极140和BL 115的视图。(从上到下，BL 115将不可见，并且沟道150将看起来是接地栅极140之间的垂直线)。用于沟道150的材料可以使用任何合适的工艺来沉积，例如通过ALD、PVD、CVD、分子束外延(MBE)等或其组合。所得的沟道150可被共形地沉积(底表面和侧表面上的厚度变化不超过约25％)在沟槽145中并且接地栅极140之上。沟道150的材料可以是硅或半导体材料的氧化物，例如IGZO(氧化铟镓锌)、IWO(氧化铟钨)、IZO(氧化铟锌)、ITO(氧化铟锡)等或其组合。沟道的厚度是可调的。如果沟道过薄，则它将无法维持足够大的电流吞吐量。如果沟道过厚，则更有可能发生大电流泄漏。在一些实施例中，沟道150可被沉积到约1nm和约30nm之间的厚度。在沉积之后，可以使用诸如CMP工艺之类的平坦化工艺来去除沟道150在接地栅极140之上的上部。
在图6A、图6B和图6C中，沟道150被切割用于各个存储单元。图6A是平面图，图6B是沿图6A的线B-B的截面图，以及图6C是沿图6A的线C-C的截面图。图6A中的视图结合了用于沟道150的材料(示出了与水平部分150h分开的垂直腿部150v)和接地栅极140的视图。沟道150可以使用任何合适的工艺来切割。在一个实施例中，沟道150可以通过合适的光刻和蚀刻工艺来切割，包括沉积光掩模(未示出)、图案化光掩模以及蚀刻沟道150的暴露部分。沟道150被切割为使得沟道150的剩余部分垂直于接地栅极140纵向延伸。在沟道150被切割之后，剩余的沟道150是u形沟道150，具有被接地栅极140分开的垂直腿部150v。沟道150的水平部分150h直接设置在BL 115上。如图6C所示，沟道150的宽度可以比BL 115更宽以悬置于BL 115之上。使沟道150悬置超过BL 115使得沟道150下方的所有BL 115与沟道150的一部分接触，并在BL 115处提供更多沟道材料以用于通过沟道150的电流传输。
在图7A、图7B和图7C中，在沟道150之上沉积栅极绝缘层和栅极电极，填充开口145。图7A是平面图，图7B是沿图7A的线B-B的截面图，以及图7C是沿图7A的C-C线的截面图。栅极绝缘层155可以通过任何合适的技术来共形沉积，例如通过CVD、ALD等或其组合。栅极绝缘层155被沉积在沟道150之上并在切割沟道150之间内衬于开口145。栅极绝缘层155可以是任何合适的材料，例如高k电介质层。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0。在一些实施例中，栅极绝缘层155的高k电介质材料可以包括氧化铝、氧化钽、STO(钛酸锶)、BST(钛酸锶钡)、氧化钛、氧化铪、氧化锆、氧化镧、氧化镨等。栅极绝缘层155可被沉积到约1nm和约100nm之间的厚度。
在沉积栅极绝缘层155之后，栅极电极(作为WL 160)被沉积在剩余的开口145中。WL 160可以通过任何合适的技术来沉积，例如通过电镀、化学镀、CVD、PVD、ALD等或其组合。WL 160可以包括一个或多个堆叠导电层。尽管没有单独示出堆叠层，但它们可以彼此区分。在一些实施例中，堆叠层的沉积可以使用诸如ALD或CVD之类的共形沉积技术来执行，并且可以由区分的不同材料的层来构建，包括功函数金属和电介质。功函数金属可以包括例如钼、氮化钛、钨、氮化钽、铝化钛和氧化钌等或其组合。WL 160的最后一层可以是通过填充技术沉积的导电填充物。各个层可以一起工作以设置栅极的电特性，例如用于使栅极能够提供流过沟道150的电流的电压阈值。
在沉积栅极绝缘层155和WL 160之后，栅极绝缘层155和WL 160可以例如通过CMP工艺被平坦化，以去除栅极绝缘层155和WL 160的多余部分并使接地栅极140、沟道150、栅极绝缘层155和WL 160的上表面齐平。
在图8A、图8B和图8C中，栅极绝缘层155、WL 160和接地栅极140被凹陷，并且在凹部中沉积隔离层165。隔离层165提供随后形成的单元电容器与WL 160和接地栅极140的隔离。图8A是平面图，图8B是沿图8A的线B-B的截面图，以及图8C是沿图8A的线C-C的截面图。图8A的平面图结合了包括接地栅极140的视图，接地栅极140从上往下将是不可见的。对栅极绝缘层155、WL 160和接地栅极140的凹陷可以使用针对它们各自材料的合适蚀刻剂来执行。在一些实施例中，蚀刻可以使用干法蚀刻工艺来执行，例如使用一种或多种合适的蚀刻气体。在其他实施例中，对栅极绝缘层155、WL 160和接地栅极140的凹陷可以使用湿法蚀刻工艺来执行，该湿法蚀刻工艺使用一种或多种合适的蚀刻化学品或溶液。尽管接地栅极140、栅极绝缘层155和WL 160中的每一个的上表面被示为彼此齐平，但这些上表面可以具有不同的高度，取决于凹陷工艺的蚀刻速率和蚀刻条件。在一些实施例中，栅极绝缘层155可以不被凹陷。
在凹陷接地栅极140、栅极绝缘层155和WL 160之后，在凹部中沉积隔离层165。在一些实施例中，在沉积隔离层165之前，沟道150的暴露的延伸腿部可以掺杂有合适的掺杂剂。例如，掺杂剂可以包括磷、锑、铋、氢、氮、另一种合适的掺杂剂或其组合。掺杂剂可以在沟道150的沉积期间被原位包括和/或掺杂剂可以在单独的注入工艺期间被注入。注入工艺可以利用角度在0°和55°之间的有角度注入。在注入之后，沟道150的暴露的延伸腿部中的掺杂剂的浓度水平可以在1016原子/cm3至约1020原子/cm3之间。在一些实施例中，掺杂浓度可以具有沿沟道150的腿部(例如，从接地栅极140的上表面)朝沟道的水平部分150h向下移动的递减梯度。在一些实施例中，沟道150的水平部分150h的掺杂浓度可以小于沟道150的腿部中的掺杂剂浓度。在注入之后，可以执行退火以修复沟道150并激活掺杂剂。
隔离层165可以使用任何合适的技术来沉积，例如通过CVD、PVD等或其组合。隔离层165可以由任何合适的隔离材料制成，例如氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳化硅、碳氮化硅、碳氮氧化硅等或其组合。在隔离层165的沉积期间，环境氢(例如当用作工艺气体时，H+)沉积在隔离层165中。在随后的工艺中，氢可以从隔离层165扩散到沟道150中，与氧空位结合，从而增强掺杂到沟道150中，通过作为浅施主的所得的VO-H(氧空位俘获氢)提高沟道导电性(即提供额外的电子)。在隔离层165的沉积之后，可以执行平坦化工艺，例如CMP工艺，以使隔离层165的上表面与沟道150的上表面齐平。所得的隔离层165的厚度可以在约1nm至约100nm的范围内。
在图9A、图9B和图9C至图10A、图10B和图10C中，根据一些实施例，在每个沟道150之上形成单元电容器190。单元电容器190可以使用其他工艺形成，产生替代配置，例如图11至图13中所示的配置。在图9A、图9B和图9C中，绝缘层170被沉积在隔离层165之上以及沟道150的暴露上表面之上。图9A是平面图，图9B是沿图9A的线B-B的截面图，以及图9C是沿图9A的线C-C的截面图。
绝缘层170可以由任何合适的绝缘材料制成，例如，使用例如FCVD、旋涂、CVD或另一沉积工艺形成的电介质材料。绝缘层170可以由含氧电介质材料形成，其可以是基于氧化硅的电介质材料，例如氧化硅(例如，使用原硅酸四乙酯(TEOS)作为工艺气体而形成)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等。
在沉积绝缘层170之后，可以在绝缘层170中形成开口172。如图9A、图9B和图9C所示，开口172暴露每个单元的侧沟道150的上表面。开口172可以使用任何合适的工艺形成，例如通过如上所述的光刻和蚀刻工艺。尽管开口172被示为具有垂直侧壁，但侧壁可以是渐缩的，使得开口172的顶部的宽度大于开口底部的宽度。
在图10A、图10B和图10C中，在每个开口172中形成金属-绝缘体-金属(MIM)单元电容器190。图10A是平面图，图10B是沿图10A的线B-B的截面图，以及图10C是沿图10A的线C-C的剖视图。单元电容器190可以通过任何合适的工艺形成。在一个工艺中，一系列共形层通过共形沉积工艺(例如，通过ALD或CVD等)被沉积在开口172中。第一个这样的共形层是底部电极层175。接下来，电容器电介质层180在开口172中被沉积在底部电极层175上。最后，顶部电极185被沉积在电容器电介质层180之上。底部电极175、电容器电介质层180和顶部电极185一起称为单元电容器190。
底部电极层175可以由任何合适的导电材料制成，例如钛、氮化钛、钽、氮化钽或其组合。顶部电极层185可以由作为底部电极175的任何候选材料制成，并且在一些实施例中，可以由与底部电极175相同的材料制成。电容器电介质层180可以包括氮化物层、氮化硅层、或其他高介电常数的电介质材料层。在一些实施例中，电容器电介质层180是通过低温CVD或等离子体增强CVD(PECVD)方法沉积的氮化硅层。
在形成顶部电极层185之后，可以使用平坦化工艺从绝缘层170之上去除多余的材料。平坦化工艺还使顶部电极层185、电容器电介质层180和底部电极层175的上表面齐平。
图11A、图11B、图11C和图11D至图13A、图13B、图13C和图13D示出了根据一些实施例的用于形成电容器的其他工艺和结构。图11A、图11B、图11C和图11D至图13A、图13B、图13C和图13D中的每个图表示图8B所示结构的局部截面图，以及针对图8B所示结构的形成单元电容器190的附加工艺，单元电容器190是用于每个存储单元的金属-绝缘体-金属(MIM)电容器。除非另有说明，否则相同的参考指代相同的元件，其可以使用相同的材料以相同的方式形成。
图11A、图11B、图11C和图11D示出了形成双MIM电容器结构的中间步骤。与图10A、图10B和图10C中描述的单元电容器190相比，双MIM结构具有在相似的空间要求中提供更大电容的优点。在图11A中，在隔离层165和沟道150之上形成绝缘层170。绝缘层170可以使用与以上关于图9A、图9B和图9C所述类似的工艺和材料来形成。接下来，在绝缘层170中形成开口，与上述开口172类似。然后，在开口中形成单元电容器190的底部电极层175。底部电极层175可以使用任何合适的工艺(例如通过旋涂、FVCD等或其组合)由任何合适的导电材料制成，例如钛、氮化钛、钽、氮化钽或其组合。
如图11A所示，底部电极层175可以延伸高于绝缘层170的上表面，或者在一些实施例中，可以与绝缘层170的上表面平坦化。然后在绝缘层170和底部电极层175之上沉积光刻抗蚀剂，并对其进行图案化以形成光掩模177。光掩模177的光刻抗蚀剂材料可以使用任何合适的有机光刻抗蚀剂材料形成，并且可以例如通过旋涂、FCVD等或其组合来沉积。
在图11B中，光掩模177被用作掩模以在底部电极层175中蚀刻开口179，留下底部电极层175的柱体175p以及底部电极层175的底部部分保留在开口172中。蚀刻可以使用任何合适的蚀刻工艺来执行，使用对底部电极层175的材料具有选择性的合适的蚀刻剂。在一些实施例中，可以使用干法蚀刻工艺来蚀刻底部电极层175。在蚀刻开口179的工艺中，光掩模177可能被消耗，并且柱体175p的上表面凹陷低于绝缘层170的上表面。如果光掩模177没有被蚀刻消耗，则可以通过灰化工艺去除光掩模177，并且经图案化的底部电极层175被整体蚀刻以凹陷柱体175p的上表面低于绝缘层170的上表面。
柱体175p可以使用其他工艺制成，例如通过使用电镀或化学镀工艺来沉积底部电极175p的底部水平部分。然后，可以在开口172中形成掩模材料，并且将掩模材料图案化为对应于柱体175p的两个开口，然后可以通过电镀或化学镀来形成柱体175p。然后可以去除掩模，得到图11B的结构。
在图11C中，电容器电介质层180被形成在底部电极层175之上，包括柱体175p之上。电容器电介质层180可以包括氮化物层、氮化硅层或其他高介电常数的电介质材料层。在一些实施例中，电容器电介质层180是通过低温CVD或等离子体增强CVD(PECVD)方法沉积的氮化硅层。如图所示，在一些实施例中，电容器电介质层180可以沿着开口179中的绝缘层170的侧壁垂直延伸。
在图11D中，顶部电极层185被形成在剩余的开口179中并且可以在绝缘层170之上横向延伸。顶部电极层185可以使用任何合适的工艺(例如旋涂、FVCD等或其组合)由任何合适的导电材料制成，例如钛、氮化钛、钽、氮化钽或其组合。在沉积之后，顶部电极层185可以延伸高于绝缘层170的上表面并在绝缘层170的上表面之上横向延伸。可以使用平坦化工艺来使顶部电极层185的上表面与绝缘层170的上表面齐平。
图12A、图12B和图12C示出了根据其他实施例的形成MIM单元电容器190的中间步骤。图12A、图12B和图12C的单元电容器190使用沟道150的一部分作为底部电极层175，降低了结构的复杂性和尺寸，产生更高的生产效率。在图12A中，在形成绝缘层170之前，凹陷隔离层165以暴露沟道150的垂直突出部分。可以使用回蚀工艺来凹陷隔离层165以使隔离层165凹陷。然后，绝缘层170可以使用与以上关于图9A、图9B和图9C所述类似的工艺和材料来沉积和图案化。在图12B中，在沟道150之上沉积电容器电介质层180。电容器电介质层180可以(例如类似于图11C)或可以不(如图所示)沿着绝缘层170的侧壁垂直延伸。在图12C中，顶部电极层185形成在电容器电介质层180之上并被平坦化，从而形成单元电容器190。
图13A、图13B、图13C和图13D示出了根据其他实施例的形成MIM单元电容器190的中间步骤。图13A、图13B、图13C和图13D的单元电容器190使用沟道150的一部分来辅助塑造单元电容器190。在图13A中，在形成绝缘层170之前，凹陷隔离层165以暴露沟道150的垂直突出部分。可以使用回蚀工艺来凹陷隔离层165以使隔离层165凹陷。
在图13B中，可以在开口172中并且在沟道150之上沉积底部电极层175。底部电极层175可以使用共形沉积工艺来形成，例如ALD、CVD等或其组合。在一些实施例中，可以使用镀覆工艺，例如电镀工艺或化学镀工艺，利用沟道150作为镀覆工艺的种子层。
在图13C中，可以在底部电极层175之上沉积电容器电介质层180。最后，在图13D中，顶部电极层185被沉积并且器件被平坦化以形成存储单元190。
图14A和图14B示出了根据一些实施例的接地栅极140的形成的截面图，其被电介质层128横向包围，电介质层128还介于接地栅极140和将形成的沟道150之间。包括电介质层128通过在沟道150和接地栅极140之间提供另一沟道绝缘层来改善对WL耦合的降低。在图14A中，电介质层128被共形地沉积在图2B所示结构的开口125中并且绝缘层120之上。电介质层128可以包括任何合适的电介质材料，例如高k电介质材料，例如任何以上关于栅极绝缘层155所述的候选材料，并且可以使用与以上关于栅极绝缘层155所述类似的工艺来沉积。在沉积电介质层128之后，在一些实施例中，可以通过各向异性蚀刻来去除电介质层128的水平部分，如图14A所示。在其他实施例中，电介质层128的水平部分可以保留在开口125的底部(在随后形成的接地栅极140下方)。如上所述的流程可以以电介质层128继续，不同之处在于电介质层128还可以在形成隔离层165之前被凹陷。
在图14B中，示出了图10B的结构，不同之处在于它包括电介质层128。如图14B所示，电介质层128介于沟道150和接地栅极140之间，并从隔离层165垂直延伸到绝缘层120。
可以执行额外的工艺以使得存储单元在存储器件中起作用。例如，可以在图10C、图11D、图12C、图13D或图14B的存储单元190之上形成中间电介质材料。可以在中间电介质材料中形成开口，并且可以通过形成在开口中的过孔将顶部电极层185耦合到参考电压，例如接地。接地栅极140可以耦合到与顶部电极层185相同的参考电压(例如接地)。WL 160可以耦合到存储器件的字线输入/输出，并且BL 115可以耦合到存储器件的位线输入/输出。
实施例具有若干优点。通过利用垂直沟道，其中栅极设置在垂直沟道之间并且接地栅极设置在相邻的存储单元之间，所得的存储单元具有减少或消除的体效应以及减少或消除的WL耦合。由于体效应降低，每个单元190的阈值电压不太可能受到显著影响，产生WL160对栅极的更好的控制性。此外，由于沟道位于侧面，而不是每个存储单元190的内部，未来的设计能力得到提高，因为宽度不受设计限制，而宽度将影响存储单元190的恢复时间。
一个实施例是一种半导体结构，包括设置在衬底之上的电介质层。半导体结构还包括嵌入在电介质层中的栅极电极。半导体结构还包括环绕栅极电极的沟道层，与沟道层相邻的导电结构，沟道层介于栅极电极和导电结构之间。半导体结构还包括设置在导电结构和栅极电极之上的电介质结构，沟道层向上延伸穿过电介质结构。在一个实施例中，半导体结构还包括：单元电容器，设置在沟道层之上并耦合到沟道层。在一个实施例中，单元电容器包括：底部电极、设置在底部电极之上的电容器电介质层、以及设置在电容器电介质层上的顶部电极。在一个实施例中，沟道层的上部没有电介质结构，其中单元电容器的底部电极包括沟道层的上部，电容器电介质层沿着沟道层的上部的侧壁和上表面延伸。在一个实施例中，半导体结构还包括：沟道绝缘层，介于沟道层和导电结构之间。在一个实施例中，半导体结构还包括：导电线，嵌入在衬底中，沟道层耦合到导电线。在一个实施例中，沟道层和导电线之间的界面被电介质层横向包围。在一个实施例中，沟道层与导电线交叠。
另一实施例是一种方法，包括在衬底中形成导电线。该方法还包括在衬底之上沉积绝缘层。该方法还包括在绝缘层中图案化第一开口，第一开口垂直于导电线延伸。该方法还包括在第一开口中形成导电结构。该方法还包括在绝缘层中图案化第二开口，第二开口暴露导电结构的侧壁和导电线。该方法还包括在第二开口中沉积沟道层。该方法还包括在沟道层之上沉积栅极电介质层。该方法还包括在栅极电介质层之上沉积栅极电极。该方法还包括使栅极电介质层、栅极电极和导电结构凹陷，沟道层延伸高于栅极电极。该方法还包括围绕沟道层沉积隔离结构，该隔离结构具有与沟道层的上表面齐平的上表面。在一个实施例中，在形成导电结构之后，绝缘层的一部分保留在导电结构和衬底之间。在一个实施例中，形成导电结构包括：在第一开口中沉积胶层；以及用含金属填充材料填充第一开口。在一个实施例中，形成导电结构还包括：在沉积胶层之前，在第一开口中沉积电介质层。在一个实施例中，该方法还包括：在隔离结构之上沉积绝缘结构；以及在绝缘结构中形成单元电容器，单元电容器耦合到沟道层。在一个实施例中，形成单元电容器包括：在沟道层的第一上部之上沉积电容器绝缘体材料，以及在电容器绝缘体材料之上沉积上电极。
另一实施例是一种方法，包括在第一开口中沉积沟道结构，第一开口设置在两个导电结构之间，沟道结构内衬于第一开口，沟道结构的底部沿着嵌入在衬底中的导电元件延伸，其中第一隔离结构介于两个导电结构与衬底之间，第一开口暴露第一隔离结构的一部分。该方法还包括在第一开口中沉积栅极电介质层，栅极电介质层在沟道结构上内衬于第一开口。该方法还包括在第一开口中沉积栅极电极，栅极电极填充第一开口。该方法还包括使两个导电结构的上表面以及栅极电极的上表面凹陷，沟道结构的第一部分从两个导电结构和栅极电极暴露。该方法还包括在两个导电结构的上表面以及栅极电极的上表面之上沉积第二隔离结构，第二隔离结构横向围绕沟道结构的第一部分。在一个实施例中，第三隔离结构围绕两个导电结构中的每一个，使得第三隔离结构介于两个导电结构中的每一个与沟道结构之间。在一个实施例中，使第二隔离结构凹陷暴露沟道结构的第二部分；在沟道结构的第二部分之上沉积电容器的电容器绝缘层；以及在电容器绝缘层之上沉积电容器的上电极。在一个实施例中，该方法还包括：在沉积电容器绝缘层之前，在沟道结构的第二部分之上沉积电容器的底部电极。在一个实施例中，该方法还包括：在沟道结构之上形成单元电容器，单元电容器的底部电极与沟道结构的两个上表面中的每一个接触。在一个实施例中，该方法还包括：将导电元件耦合到存储器件的位线；将栅极电极耦合到存储器件的字线；以及将两个导电结构耦合到存储器件的同一参考电压。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体结构，包括：电介质层，设置在衬底之上；栅极电极，嵌入在所述电介质层中；沟道层，环绕所述栅极电极；导电结构，与所述沟道层相邻，所述沟道层介于所述栅极电极和所述导电结构之间；以及电介质结构，设置在所述导电结构和所述栅极电极之上，所述沟道层向上延伸穿过所述电介质结构。
示例2是示例1所述的半导体结构，还包括：单元电容器，设置在所述沟道层之上并耦合到所述沟道层。
示例3是示例2所述的半导体结构，还包括：绝缘层，设置在所述电介质结构之上，其中，所述单元电容器包括：底部电极；电容器电介质层，设置在所述底部电极之上；以及顶部电极，设置在所述电容器电介质层上。
示例4是示例3所述的半导体结构，其中，所述沟道层的上部没有所述电介质结构，其中，所述单元电容器的底部电极包括所述沟道层的上部，所述电容器电介质层沿着所述沟道层的上部的侧壁和上表面延伸。
示例5是示例1所述的半导体结构，还包括：沟道绝缘层，介于所述沟道层和所述导电结构之间。
示例6是示例1所述的半导体结构，还包括：导电线，嵌入在所述衬底中，所述沟道层耦合到所述导电线。
示例7是示例6所述的半导体结构，其中，所述沟道层和所述导电线之间的界面被所述电介质层横向包围。
示例8是示例6所述的半导体结构，其中，所述沟道层与所述导电线交叠。
示例9是一种形成半导体结构的方法，包括：在衬底中形成导电线；在所述衬底之上沉积绝缘层；在所述绝缘层中图案化第一开口，所述第一开口垂直于所述导电线延伸；在所述第一开口中形成导电结构；在所述绝缘层中图案化第二开口，所述第二开口暴露所述导电结构的侧壁和所述导电线；在所述第二开口中沉积沟道层；在所述沟道层之上沉积栅极电介质层；在所述栅极电介质层之上沉积栅极电极；使所述栅极电介质层、所述栅极电极和所述导电结构凹陷，所述沟道层延伸高于所述栅极电极；以及围绕所述沟道层沉积隔离结构，所述隔离结构具有与所述沟道层的上表面齐平的上表面。
示例10是示例9所述的方法，其中，在形成所述导电结构之后，所述绝缘层的一部分保留在所述导电结构和所述衬底之间。
示例11是示例9所述的方法，其中，形成所述导电结构包括：在所述第一开口中沉积胶层；以及用含金属填充材料填充所述第一开口。
示例12是示例11所述的方法，其中，形成所述导电结构还包括：在沉积所述胶层之前，在所述第一开口中沉积电介质层。
示例13是示例9所述的方法，还包括：在所述隔离结构之上沉积绝缘结构；以及在所述绝缘结构中形成单元电容器，所述单元电容器耦合到所述沟道层。
示例14是示例13所述的方法，还包括：在形成所述绝缘结构之前，使所述隔离结构的上表面凹陷以暴露所述沟道层的第一上部，其中，形成所述单元电容器包括：在所述沟道层的第一上部之上沉积电容器绝缘体材料，以及在所述电容器绝缘体材料之上沉积上电极。
示例15是一种形成半导体结构的方法，包括：在第一开口中沉积沟道结构，所述第一开口设置在两个导电结构之间，所述沟道结构内衬于所述第一开口，所述沟道结构的底部沿着嵌入在衬底中的导电元件延伸，其中，第一隔离结构介于所述两个导电结构与所述衬底之间，所述第一开口暴露所述第一隔离结构的一部分；在所述第一开口中沉积栅极电介质层，所述栅极电介质层在所述沟道结构上内衬于所述第一开口；在所述第一开口中沉积栅极电极，所述栅极电极填充所述第一开口；使所述两个导电结构的上表面以及所述栅极电极的上表面凹陷，所述沟道结构的第一部分从所述两个导电结构和所述栅极电极暴露；以及在所述两个导电结构的上表面以及所述栅极电极的上表面之上沉积第二隔离结构，所述第二隔离结构横向围绕所述沟道结构的第一部分。
示例16是示例15所述的方法，其中，第三隔离结构围绕所述两个导电结构中的每一个，使得所述第三隔离结构介于所述两个导电结构中的每一个与所述沟道结构之间。
示例17是示例15所述的方法，还包括：使所述第二隔离结构凹陷，其中，使所述第二隔离结构凹陷暴露所述沟道结构的第二部分；在所述沟道结构的第二部分之上沉积电容器的电容器绝缘层；以及在所述电容器绝缘层之上沉积所述电容器的上电极。
示例18是示例17所述的方法，还包括：在沉积所述电容器绝缘层之前，在所述沟道结构的第二部分之上沉积所述电容器的底部电极。
示例19是示例15所述的方法，还包括：在所述沟道结构之上形成单元电容器，所述单元电容器的底部电极与所述沟道结构的两个上表面中的每一个接触。
示例20是示例15所述的方法，还包括：将所述导电元件耦合到存储器件的位线；将所述栅极电极耦合到所述存储器件的字线；以及将所述两个导电结构耦合到所述存储器件的同一参考电压。

Claims (10)

1.一种半导体结构，包括：
电介质层，设置在衬底之上；
栅极电极，嵌入在所述电介质层中；
沟道层，环绕所述栅极电极；
导电结构，与所述沟道层相邻，所述沟道层介于所述栅极电极和所述导电结构之间；以及
电介质结构，设置在所述导电结构和所述栅极电极之上，所述沟道层向上延伸穿过所述电介质结构。
2.根据权利要求1所述的半导体结构，还包括：
单元电容器，设置在所述沟道层之上并耦合到所述沟道层。
3.根据权利要求2所述的半导体结构，还包括：
绝缘层，设置在所述电介质结构之上，其中，所述单元电容器包括：
底部电极；
电容器电介质层，设置在所述底部电极之上；以及
顶部电极，设置在所述电容器电介质层上。
4.根据权利要求3所述的半导体结构，其中，所述沟道层的上部没有所述电介质结构，其中，所述单元电容器的底部电极包括所述沟道层的上部，所述电容器电介质层沿着所述沟道层的上部的侧壁和上表面延伸。
5.根据权利要求1所述的半导体结构，还包括：
沟道绝缘层，介于所述沟道层和所述导电结构之间。
6.根据权利要求1所述的半导体结构，还包括：
导电线，嵌入在所述衬底中，所述沟道层耦合到所述导电线。
7.根据权利要求6所述的半导体结构，其中，所述沟道层和所述导电线之间的界面被所述电介质层横向包围。
8.根据权利要求6所述的半导体结构，其中，所述沟道层与所述导电线交叠。
9.一种形成半导体结构的方法，包括：
在衬底中形成导电线；
在所述衬底之上沉积绝缘层；
在所述绝缘层中图案化第一开口，所述第一开口垂直于所述导电线延伸；
在所述第一开口中形成导电结构；
在所述绝缘层中图案化第二开口，所述第二开口暴露所述导电结构的侧壁和所述导电线；
在所述第二开口中沉积沟道层；
在所述沟道层之上沉积栅极电介质层；
在所述栅极电介质层之上沉积栅极电极；
使所述栅极电介质层、所述栅极电极和所述导电结构凹陷，所述沟道层延伸高于所述栅极电极；以及
围绕所述沟道层沉积隔离结构，所述隔离结构具有与所述沟道层的上表面齐平的上表面。
10.一种形成半导体结构的方法，包括：
在第一开口中沉积沟道结构，所述第一开口设置在两个导电结构之间，所述沟道结构内衬于所述第一开口，所述沟道结构的底部沿着嵌入在衬底中的导电元件延伸，其中，第一隔离结构介于所述两个导电结构与所述衬底之间，所述第一开口暴露所述第一隔离结构的一部分；
在所述第一开口中沉积栅极电介质层，所述栅极电介质层在所述沟道结构上内衬于所述第一开口；
在所述第一开口中沉积栅极电极，所述栅极电极填充所述第一开口；
使所述两个导电结构的上表面以及所述栅极电极的上表面凹陷，所述沟道结构的第一部分从所述两个导电结构和所述栅极电极暴露；以及
在所述两个导电结构的上表面以及所述栅极电极的上表面之上沉积第二隔离结构，所述第二隔离结构横向围绕所述沟道结构的第一部分。
CN202210513414.9A 2021-06-17 2022-05-12 垂直dram结构及方法 Pending CN115241194A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163211730P 2021-06-17 2021-06-17
US63/211,730 2021-06-17
US17/668,770 US20220406784A1 (en) 2021-06-17 2022-02-10 Vertical dram structure and method
US17/668,770 2022-02-10

Publications (1)

Publication Number Publication Date
CN115241194A true CN115241194A (zh) 2022-10-25

Family

ID=83668348

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210513414.9A Pending CN115241194A (zh) 2021-06-17 2022-05-12 垂直dram结构及方法

Country Status (3)

Country Link
US (1) US20220406784A1 (zh)
CN (1) CN115241194A (zh)
TW (1) TW202301573A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826307B (zh) * 2023-04-20 2023-12-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法

Also Published As

Publication number Publication date
TW202301573A (zh) 2023-01-01
US20220406784A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
US11469250B2 (en) Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs; and methods of forming integrated assemblies
US10872899B2 (en) Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same
US10861873B2 (en) Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same
US10734400B1 (en) Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
US9595535B1 (en) Integration of word line switches with word line contact via structures
US10629675B1 (en) Three-dimensional memory device containing capacitor pillars and methods of making the same
US11527553B2 (en) Three-dimensional memory device and method
US20220262813A1 (en) Integrated Assemblies Having Transistor Body Regions Coupled to Carrier-Sink-Structures; and Methods of Forming Integrated Assemblies
US11508734B2 (en) Integrated assemblies, and methods of forming integrated assemblies
US20210408046A1 (en) Memory array contact structures
US20230253464A1 (en) Memory Array Isolation Structures
US11894298B2 (en) Three-dimensional memory device containing amorphous and crystalline blocking dielectric layers
CN114730767A (zh) 具有耗尽区位置控制的三维存储器器件及使用栅极感应泄漏将其擦除的方法
US20060022302A1 (en) Integrated circuit arrangement comprising capacitors and preferably planar transistors, and production method
US20220406784A1 (en) Vertical dram structure and method
US11637105B2 (en) Apparatus comprising compensation capacitors
US11830567B2 (en) Integrated circuit device
US11501835B2 (en) Three-dimensional memory device and method of erasing thereof from a source side
US20220352197A1 (en) Three-dimensional memory device with multiple types of support pillar structures and method of forming the same
US11569353B2 (en) Apparatuses including passing word lines comprising a band offset material, and related methods and systems
US20230055230A1 (en) Three-dimensional memory device with doped semiconductor bridge structures and methods for forming the same
US20220352196A1 (en) Three-dimensional memory device with multiple types of support pillar structures and method of forming the same
US20230240066A1 (en) Vertical dram structure and method of formation
US20220352091A1 (en) Three-dimensional memory device with finned support pillar structures and method of forming the same
US20230240070A1 (en) Three-dimensional memory device with self-aligned etch stop rings for a source contact layer and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination