KR101910500B1 - 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법 - Google Patents

수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 이웃하는 매립비트라인간의 기생캐패시턴스를 감소시키고, 고종횡비 식각 공정에 따른 바디의 쓰러짐 현상을 방지할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 실리콘기판을 식각하여 트렌치에 의해 분리되는 실리콘바디라인을 형성하는 단계; 상기 트렌치 내에 상기 실리콘바디라인의 상부표면보다 낮은 표면을 갖는 절연막패턴을 형성하는 단계; 실리콘 이동이 이루어지는 열공정을 실시하여 상기 절연막패턴의 상부를 갭필하는 매립실리콘막을 형성하는 단계; 상기 매립실리콘막 및 실리콘바디라인 상에 실리콘막을 형성하는 단계; 및 상기 실리콘막을 식각하여 수직채널트랜지스터의 채널영역을 포함하는 실리콘필라를 형성하는 단계를 포함할 수 있고, 본 기술은 수직채널이 형성될 반도체필라 형성시 결함이 없는 고품질의 단결정실리콘으로 형성할 수 있고, 이에 따라 반도체장치의 신뢰성을 향상시킬 수 있고, 또한, 본 기술은 비트라인이 매립되는 반도체바디와 채널이 형성되는 반도체필라를 형성하기 위한 식각 공정을 각각 나누어 진행하므로써 반도체바디와 반도체필라의 리닝을 방지할 수 있는 효과가 있다.

Description

수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANASISTOR AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE }
본 발명은 반도체장치에 관한 것으로, 상세하게는 수직채널트랜지스터를 구비한 반도체장치 및 제조 방법에 관한 것이다.
반도체장치들의 대부분은 트랜지스터를 포함하고 있다. 예를 들면, DRAM 등의 메모리장치에서 메모리셀(Memory Cell)은 MOSFET와 같은 셀트랜지스터(Cell Transistor)를 포함한다. 일반적으로 MOSFET는 반도체기판에 소스/드레인영역을 형성하고 있고, 이로써 소스영역과 드레인영역 사이에 수평채널(Planar channel)이 형성된다. 이와 같은 일반적인 MOSFET를 '수평채널트랜지스터'라 약칭한다.
메모리장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 MOSFET의 제조기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리셀의 크기가 감소함에 따라 MOSFET의 크기가 감소하고, 이로써 MOSFET의 채널길이또한 감소할 수 밖에 없다. MOSFET의 채널길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 메모리장치의 특성이 저하된다.
전술한 문제점을 고려하여 수직채널트랜지스터가 제안되었다. 수직채널트랜지스터(Vertical channel Transistor; VCT)는 수직채널이 형성되는 필라(Pillar)를 포함한다. 필라의 상부와 하부에 소스영역과 드레인영역을 형성한다. 소스영역과 드레인영역 중 어느 하나는 비트라인과 접속된다.
도 1은 종래기술에 따른 매립비트라인을 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 트렌치(13)에 의해 분리되는 복수의 반도체바디라인(14)이 형성된다. 반도체바디라인(14)은 하드마스크막(12)을 이용한 식각을 통해 형성된다. 반도체바디라인(14)의 측벽 및 트렌치(13)의 표면에는 보호막(15)이 형성된다. 보호막(15)에는 오픈부(17)가 형성된다. 오픈부(17)는 반도체바디라인(14)의 어느 하나의 측벽을 오픈시킨다. 트렌치(13)를 일부 매립하는 매립비트라인(16)이 형성된다. 매립비트라인(16)은 오픈부(17)를 통해 반도체바디라인(14)과 연결된다. 매립비트라인(16)은 인접한 두 개의 반도체바디라인(14) 중 어느 하나의 반도체바디라인(14)과 연결된다. 도시하지 않았지만, 반도체바디라인(14)의 상부는 식각되어 수직채널트랜지스터의 채널이 되는 반도체필라가 형성된다.
도 1과 같이, 인접한 반도체바디라인(14) 중 어느 하나의 반도체바디라인(14)의 측벽에 매립비트라인(16)을 연결시키기 위해 OSC(One-Side-Contact) 공정이 적용된다. OSC 공정을 구현하기 위해 라이너막 및 틸트이온주입(Tilt implant) 공정, OSC 마스크 공정 등의 여러 방법이 제안된 바 있다.
그러나, 위와 같은 방법들은 공정상의 어려움으로 균일하고 재현성 있는 OSC 구조를 형성하지 못하고 있다. 또한, 더욱더 고집적화가 진행되면서 인접한 매립비트라인(16)간의 거리가 좁아지게 되어 매립비트라인(16)간의 기생캐패시턴스(Capacitance, CB)가 높아지는 문제가 있다. 매립비트라인(16)간의 기생캐패시턴스(CB)는 매립비트라인(16)이 반도체바디(14)와 접촉되므로 실질적으로 반도체바디라인(14)와 매립비트라인(16)간의 캐패시턴스이다. 따라서, 인접한 매립비트라인(16)은 거리가 좁아지게 되므로 기생캐패시턴스(CB)가 매우 높아진다.
이와 같이, 매립비트라인간의 기생캐패시턴스(CB)가 높아지면 장치 동작 자체가 불가능하다는 문제점이 있다.
또한, 종래기술은 채널이 되는 반도체필라의 높이를 고려하여 반도체바디라인(14)를 형성하기 위한 식각공정으로서 고종횡비 식각이 요구된다. 따라서, 반도체필라의 높이를 포함하여 트렌치(13)를 깊게 형성하므로(도면부호 H 참조), 반도체바디라인(14)이 쓰러지는 문제가 있다.
본 발명의 실시예는 이웃하는 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
또한, 본 발명의 실시예는 고종횡비 식각 공정에 따른 반도체바디라인의 쓰러짐 현상을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 트렌치에 의해 분리되고 매립비트라인이 매립된 복수의 반도체바디라인을 형성하는 단계; 상기 트렌치를 매립하는 매립막을 형성하는 단계; 상기 매립막을 포함한 반도체바디라인 상에 도전막을 형성하는 단계; 및 상기 도전막을 식각하여 상기 반도체바디라인 상에 복수의 반도체필라를 형성하는 단계를 형성하는 단계를 포함할 수 있다. 상기 반도체바디라인, 매립막 및 반도체필라는 단결정실리콘을 포함할 수 있다. 상기 매립비트라인이 매립된 복수의 반도체바디라인을 형성하는 단계는, 반도체 기판을 식각하여 벌브형 트렌치에 의해 분리되는 예비반도체바디라인을 형성하는 단계; 상기 벌브형 트렌치를 부분 매립하는 예비 비트라인을 형성하는 단계; 및 상기 예비 비트라인이 분할되도록 식각하여 상기 벌브형 트렌치의 벌브의 측벽을 매립하는 상기 비트라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 실리콘기판을 식각하여 트렌치에 의해 분리되는 실리콘바디라인을 형성하는 단계; 상기 트렌치 내에 상기 실리콘바디라인의 표면보다 낮은 표면을 갖는 절연막을 형성하는 단계; 실리콘 이동이 이루어지는 열공정을 실시하여 상기 절연막 상에 매립실리콘막을 형성하는 단계; 상기 매립실리콘막 및 실리콘바디라인 상에 실리콘막을 형성하는 단계; 및 상기 실리콘막과 매립실리콘막을 식각하여 상기 실리콘바디라인 상에 수직채널트랜지스터의 채널영역을 포함하는 실리콘필라를 형성하는 단계를 포함할 수 있다. 상기 매립실리콘막을 형성하는 단계는, 적어도 수소를 포함하는 분위기에서 어닐할 수 있다.
본 기술은 수직채널이 형성될 반도체필라 형성시 결함이 없는 고품질의 단결정실리콘으로 형성할 수 있고, 이에 따라 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 본 기술은 매립비트라인이 매립되는 반도체바디라인과 채널이 형성되는 반도체필라를 형성하기 위한 식각 공정을 각각 나누어 진행하므로써 반도체바디라인과 반도체필라의 쓰러짐을 방지할 수 있는 효과가 있다.
또한, 본 기술은 반도체필라 사이의 트렌치에 매립비트라인을 매립하지 않고 반도체필라 아래에 매립비트라인을 형성하므로써 집적도를 향상시킬뿐만 아니라 인접한 매립비트라인간의 기생캐패시턴스를 낮출 수 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 도면이다.
도 2a는 제1실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2b는 제2실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2c는 제3실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 3a 내지 도 3j는 제1실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 4a 내지 도 4f는 제1실시예에 따른 반도체장치의 반도체필라를 형성하기 위한 일예를 도시한 도면이다.
도 5a 내지 5c는 제1실시예에 따른 반도체장치의 워드라인을 형성하기 위한 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 제1실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다. 도 2b는 제2실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다. 도 2c는 제3실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2a를 참조하면, 반도체장치는 매립비트라인(104), 반도체필라(103) 및 워드라인(105)을 포함한다. 반도체기판(101) 상에 복수의 반도체바디라인(102)과 복수의 반도체필라(103)가 형성된다. 각각의 반도체바디라인(102) 상에 복수의 반도체필라(103)가 형성된다. 즉, 하나의 반도체바디라인(102) 상에 복수의 반도체필라(103)가 형성될 수 있다. 복수의 반도체바디라인(102)은 반도체기판(101) 상에 형성된다. 반도체바디라인(102)은 반도체기판(101) 상에서 수직하게 형성된다. 반도체필라(103)는 반도체바디라인(102) 상에서 수직하게 연장되어 형성될 수 있다. 예를 들어, 반도체바디라인(102)과 반도체필라(103)는 직교할 수 있다. 복수의 반도체필라(103)는 반도체바디라인(102) 상에서 서로 분리되어 형성된다. 복수의 반도체필라(103)는 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
반도체기판(101)은 실리콘함유 재료를 포함할 수 있다. 반도체기판(101)은 단결정실리콘기판을 포함할 수 있다. 반도체바디라인(102), 반도체필라(103) 및 반도체기판(101)이 동일 재료를 포함할 수 있다. 따라서, 반도체바디라인(102)과 반도체필라(103)는 실리콘함유 재료를 포함한다. 반도체바디라인(102)과 반도체필라(103)는 단결정실리콘을 포함한다. 반도체필라(103)는 반도체바디라인(102) 상에서 에피택셜성장에 의해 형성된 실리콘막을 식각하여 형성될 수 있다.
반도체필라(103)는 수직채널트랜지스터의 채널영역을 포함할 수 있다. 또한, 반도체필라(103)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조일 수 있다. 예컨대, 반도체필라(103)는 소스영역, 드레인영역 및 채널영역을 포함할 수 있다. 소스영역 및 드레인영역 중 어느 하나의 영역은 매립비트라인(104)과 연결될 수 있다. 다른 하나의 영역은 캐패시터와 연결될 수 있다. 소스영역, 채널영역 및 드레인영역은 수직방향으로 연결될 수 있다. 소스영역, 채널영역 및 드레인영역은 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 소스영역 및 드레인영역이 제1도전형의 불순물들로 도핑된 경우, 채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 소스영역, 채널영역 및 드레인영역은 NPN 접합을 형성할 수 있다.
반도체바디라인(102)과 반도체필라(103)는 서로 다른 공정에 의해 형성될 수 있다. 후술하겠지만, 반도체바디라인(102)을 형성하는 공정과 반도체필라(103)를 형성하는 공정이 분리된다.
반도체바디라인(102)은 반도체기판(102) 상에 수직하게 형성된다. 반도체바디라인(102)는 제1방향으로 연장될 수 있다. 매립비트라인(104)과 반도체바디라인(102)는 동일하게 제1방향으로 연장될 수 있다. 반도체바디라인(102)은 리세스된 측벽을 가질 수 있다. 반도체바디라인(102)은 실리콘함유물질을 포함할 수 있다. 반도체바디라인(102)은 단결정실리콘을 포함할 수 있다.
매립비트라인(104)은 반도체바디라인(102) 내에 매립되어 형성된다. 이웃한 매립비트라인(104)은 절연막(도시 생략)에 의해 절연될 수 있다. 매립비트라인(104)은 반도체바디라인(102)의 리세스된 측벽에 매립된 형상을 가질 수 있다. 매립비트라인(104)은 제1방향으로 연장될 수 있다. 매립비트라인(104)은 금속성물질을 포함한다. 매립비트라인(104)은 금속, 금속실리사이드를 포함할 수 있다. 이로써 매립비트라인(104)은 저저항을 갖는다.
워드라인(105)은 반도체필라(103)의 측벽에 형성되는데, 반도체필라(103)의 측벽에 수직으로 형성된다. 따라서, 수직워드라인이라고도 한다. 워드라인(105)은 반도체필라(103)의 양측벽에 형성되어, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인의 끝단은 서로 연결될 수 있다. 반도체필라(103)가 수직채널트랜지스터의 채널이 형성되는 영역이므로, 워드라인(105)에 의해 수직채널이 형성된다. 이로써, 워드라인(105), 소스영역, 채널영역 및 드레인영역을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(105)은 제1방향(매립비트라인(104)의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다. 워드라인(105)은 금속성물질을 포함한다. 워드라인(105)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(105)과 매립비트라인(104)은 이격되어 형성될 수 있다. 이를 위해 워드라인(105)과 매립비트라인(104) 사이에 절연막(도시 생략)이 더 형성될 수 있다. 여기서, 절연막은 실리콘산화물 등을 포함한다. 다른 실시예에서, 워드라인(105)은 반도체필라(103)의 측벽을 에워싸면서 제1방향(매립비트라인의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다. 또한, 반도체필라(103)의 측벽을 에워싸는 게이트전극을 형성한 후 게이트전극에 연결되는 워드라인(105)을 형성할 수도 있다.
도 2b는 반도체바디라인(102)의 리세스된 측벽을 매립하지 않고 컨포멀하게 형성된 매립비트라인(104A)을 도시하고 있다. 매립비트라인(104A)은 금속막 또는 금속실리사이드를 포함할 수 있다.
도 2c는 반도체필라(103) 아래의 반도체바디라인(102) 내부에 매립비트라인(104B)이 위치하는 구조이다. 도 2c의 매립비트라인(104B)은 풀리 실리사이드 공정(Fully silicidation process)에 의해 형성될 수 있다. 따라서, 매립비트라인(104B)은 코발트실리사이드 등의 금속실리사이드를 포함할 수 있다.
상술한 실시예들에 따르면, 반도체바디라인(102) 내에 매립비트라인(104, 104A, 104B)이 매립된다. 따라서, 인접하는 매립비트라인(104, 104A, 104B)은 충분히 이격되고, 인접한 비트라인(104, 104A, 104B)간의 기생캐패시턴스(CB)가 감소한다. 아울러, 반도체필라(103) 아래에 매립비트라인(104, 104A, 104B)이 위치하는 수직구조물이 형성된다. 이로써, 반도체필라(103) 사이에 매립비트라인(104, 104A, 104B)을 형성하지 않아도 되므로 고집적화가 가능하다.
도 3a 내지 도 3j는 제1실시예에 따른 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21) 상에 제1하드마스크막(22A)을 형성한다. 반도체기판(21)은 단결정 물질(Single crystalline material)을 포함한다. 반도체기판(21)은 실리콘 함유 물질을 포함하는데, 예를 들어 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 제1하드마스크막(22A)은 실리콘질화물(Silicon nitride)을 포함한다. 제1하드마스크막(22A)은 실리콘산화물(Silicon oxide)과 실리콘질화물을 포함하는 다층 구조(Stacked layers)일 수 있다. 예를 들어, 제1하드마스크막(22A)은 실리콘질화물과 실리콘산화물의 순서로 적층될 수 있다. 또한, 제1하드마스크막(22A)은 실리콘질화물, 실리콘산화물, 실리콘산화질화물 및 비정질카본의 순서로 적층될 수도 있다. 실리콘질화물을 포함하는 경우에는 반도체기판(21)과 제1하드마스크막(22A) 사이에 패드산화막(Pad oxide layer, 도시 생략)이 더 형성될 수 있다.
도 3b에 도시된 바와 같이, 제1하드마스크막(22A)을 식각하여 제1하드마스크막패턴(22)을 형성한다. 제1하드마스크막패턴(22)은 미도시된 감광막패턴을 이용하여 형성된다. 제1하드마스크막패턴(22)은 제1방향으로 연장되어 형성된다. 제1하드마스크막패턴(22)은 제1방향으로 연장된 라인패턴을 포함할 수 있다.
다음으로, 제1하드마스크막패턴(22)을 식각마스크로 이용하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 제1하드마스크막패턴(22)을 식각장벽으로 반도체기판(21)을 일정 깊이 식각하여 복수의 예비트렌치(23)를 형성한다. 복수의 예비트렌치(23)에 의해 분리되는 복수의 예비반도체바디라인(24A)이 반도체기판(21) 상에 형성된다. 각각의 예비반도체바디라인(24A)은 예비트렌치(23)에 의해 서로 분리된다. 예비반도체바디라인(24A)은 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 반도체기판(21)이 실리콘기판인 경우, 예비반도체바디라인(24A)은 예비실리콘바디라인이 된다. 예비트렌치(23)에 의해 복수의 예비반도체바디라인(24A)이 서로 분리되고, 예비반도체바디라인(24A)은 반도체기판(21)의 표면에 대해 수직 방향으로 형성된다. 예비반도체바디라인(24A)은 서로 횡대향하는 양측벽을 갖는다. 평면으로 볼때, 예비반도체바디라인(24A)은 예비트렌치(23)에 의해 분리된다. 또한, 반도체기판(21)의 표면에 대해 수직 방향으로 형성되며, 제1방향으로 연장된 선형(Linear) 구조가 된다.
위와 같이, 예비반도체바디라인(24A)은 반도체기판(21)의 표면에 대해 수직방향으로 형성된다. 예비반도체바디라인(24A) 상에는 제1하드마스크막패턴(22)이 형성된다. 복수의 예비반도체바디라인(24A)은 예비 트렌치(23)에 의해 서로 분리된다. 예비 트렌치(23)의 깊이는 반도체필라의 높이를 고려하지 않아도 되므로 얕게 형성한다. 즉, 예비 트렌치(23)의 깊이는 도 1의 트렌치(13)의 깊이(H)보다 얕다. 따라서, 예비반도체바디라인(24A)이 쓰러지는 것을 방지할 수 있다.
도 3c에 도시된 바와 같이, 예비트렌치(23)를 갭필하도록 전면에 희생막(25A)을 형성한다. 희생막(25A)은 절연막을 포함할 수 있다. 예를 들어, 희생막(25A)은 실리콘산화물을 포함할 수 있다.
도 3d에 도시된 바와 같이, 예비트렌치(23)를 부분 갭필하는 희생막패턴(25)을 형성한다. 여기서, 희생막패턴(25)은 예비 트렌치(23)의 상부측벽(23A)을 노출시키도록 부분적으로 갭필된다. 부분적으로 갭필되는 희생막패턴(25)을 형성하기 위해, 희생막(25A)을 선택적으로 식각하여 리세스시킬 수 있다. 부분적으로 갭필되는 희생막패턴(25)을 형성하기 위해 에치백(Etchback) 공정이 적용될 수 있다.
도 3e에 도시된 바와 같이, 희생막패턴(25)을 포함한 전면에 절연막(26A)을 형성한다. 절연막(26A)은 실리콘질화물 등의 질화물을 포함할 수 있다. 절연막(26A)은 컨포멀(conformally)하게 형성될 수 있다.
도 3f에 도시된 바와 같이, 절연막(26A)을 선택적으로 식각하여 스페이서(26)를 형성한다. 스페이서(26)는 스페이서 식각(Spacer etch)을 통해 형성하며, 스페이서 식각은 에치백 공정을 포함할 수 있다. 스페이서(26)는 희생막패턴(25) 상부에서 예비 트렌치(23)의 상부 측벽(23A) 및 제1하드마스크막패턴(22)의 양측벽을 덮는다.
스페이서(26)를 배리어로 하여 희생막패턴(25)을 제거한다. 이로써, 예비 트렌치(23)가 다시 노출된다. 다른 실시예에서, 예비 트렌치(23) 하부를 보호하기 위해 희생막패턴(25)을 일부 남길 수도 있다. 희생막패턴(25)을 제거하므로써 예비 트렌치(23)의 하부측벽(23B)이 노출된다. 예비 트렌치(23)의 상부측벽(23A)에는 스페이서(26)가 잔류한다.
도 3g에 도시된 바와 같이, 스페이서(26)를 배리어로 하여 등방성식각(Isotropic etch)을 실시한다. 이에 따라, 예비 트렌치(23)의 하부 측벽(23B) 및 바닥면이 선택적으로 식각되어 벌브(Bulb, 27)가 형성된다. 예비트렌치(23)와 벌브(27)는 벌브형 트렌치 구조가 된다. 등방성식각에 의해 예비 트렌치(23)의 바닥면 및 하부측벽(23B)이 등방성으로 식각되어 곡률을 갖는 벌브(27)가 형성된다. 등방성 식각시 예비반도체바디라인(24A) 아래의 측벽방향의 식각량은 1∼20nm으로 조절할 수 있다. 벌브(27)를 형성하므로써 예비반도체바디라인(24A)의 높이가 증가한다. 이로써, 반도체바디라인(24)이 형성된다.
위와 같이, 벌브(27)를 형성하면, 예비트렌치(23)와 벌브(27)로 이루어진 벌브형 트렌치에 의해 서로 분리되는 복수의 반도체바디라인(24)이 형성된다. 그리고, 예비트렌치(23) 및 벌브(27)의 깊이가 얕으므로 반도체바디라인(24)이 쓰러지지 않는다.
반도체기판(21) 및 예비반도체바디라인(24A)이 실리콘함유물질이므로, 반도체바디라인(24)은 실리콘바디가 된다. 예비트렌치(23)와 벌브(27)로 이루어진 벌브형 트렌치에 의해 복수의 반도체바디라인(24)이 서로 분리되고, 반도체바디라인(24)은 반도체기판(21)의 표면에 대해 수직 방향으로 형성된다. 반도체바디라인(24)은 서로 횡대향하는 양측벽을 갖는다. 평면으로 볼때, 반도체바디라인(24)은 벌브형 트렌치에 의해 분리되고 제1방향으로 연장된다. 벌브(27)에 의해 반도체바디라인(24)의 하부 측벽이 리세스된다. 즉, 반도체바디라인(24)은 리세스된 측벽을 갖는다. 반도체바디라인(24) 상에는 제1하드마스크막패턴(22)이 잔류한다. 반도체바디라인(24)의 상부측벽에는 스페이서(26)가 잔류한다.
도 3h에 도시된 바와 같이, 벌브형 트렌치를 매립하도록 전면에 제1도전막(28A)을 형성한다. 제1도전막(28A)은 저저항 물질로 형성할 수 있다. 예를 들어, 제1도전막(28A)은 금속, 금속질화물, 실리사이드 및 이들의 조합을 포함할 수 있다. 다른 실시예에서, 제1도전막(28A)은 벌브(27)를 매립하지 않고 일정 두께를 갖고 컨포멀하게 형성할 수도 있다. 이와 같이, 컨포멀하게 형성한 경우에는 도 2b에 도시된 매립비트라인(104A)을 형성할 수 있다. 매립비트라인(104A)이 금속실리사이드를 포함하는 경우, 금속막 증착후 어닐을 실시하여 벌브(27)의 측벽에 금속실리사이드를 형성할 수 있다. 금속실리사이드 형성후에는 미반응 금속막을 제거할 수 있다. 도 2c에 도시된 매립비트라인(104B)은 금속실리사이드 형성시 풀리실리사이드(Fully silicidation) 공정을 이용하므로써 얻어질 수 있다.
도 3i에 도시된 바와 같이, 제1도전막(28A)을 선택적으로 식각하여 적어도 벌브(27)를 매립하는 예비 비트라인(28B)을 형성한다. 예비 비트라인(28B)의 표면높이는 적어도 제1하드마스크막패턴(22)보다 낮은 위치가 되도록 할 수 있다. 다른 실시예에서, 예비 비트라인(28B)은 벌브(27)를 매립하도록 조절할 수 있다.
도 3j에 도시된 바와 같이, 매립비트라인(28)을 형성한다. 예를 들어, 예비 비트라인(28B)이 분할되도록 식각하여 서로 분리되는 매립비트라인(28)을 형성한다, 매립비트라인(28)을 형성하기 위해 예비 비트라인(28B)은 에치백을 통해 식각될 수 있다. 매립비트라인(28)은 제1트렌치(29)에 의해 서로 분리될 수 있다. 매립비트라인(28)은 반도체바디라인(24)의 하부측벽에 매립되어 형성된다. 여기서, 하부측벽은 벌브(27)의 측벽으로서 벌브(27)의 측벽에 매립비트라인(28)이 매립된다. 따라서, 매립비트라인(28)이 매립된 벌브(27)의 측벽은 반도체바디라인(24)의 양측벽에 리세스된 측벽을 제공하며, 리세스된 측벽에 매립비트라인(28)이 매립된다.
이와 같은 일련의 공정에 의해, 반도체바디라인(24)의 리세스된 측벽에 매립된 매립비트라인(28)이 형성된다. 반도체바디라인(24) 상에는 제1하드마스크패턴(22)이 잔류할 수 있다. 반도체바디라인(24)의 양쪽 상부측벽에는 스페이서(26)가 잔류할 수 있다. 반도체바디라인(24)은 반도체기판(21) 상에서 수직하게 형성되며, 제1트렌치(29)에 의해 서로 분리된다. 반도체바디라인(24)은 매립비트라인(28)과 동일한 방향으로 연장될 수 있다. 반도체바디라인(24)은 선형 구조가 될 수 있다.
반도체바디라인(24)의 상부에 반도체필라를 포함하는 수직채널트랜지스터가 형성될 수 있다. 본 실시예는 반도체바디라인(24)의 상부를 식각하여 반도체필라를 형성하는 것이 아니라, 도전막 형성 및 식각 공정을 통해 반도체필라를 형성한다.
도 4a 내지 도 4f는 제1실시예에 따른 반도체장치의 반도체필라를 형성하기 위한 일예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 제1트렌치(29)를 부분 매립하는 제1층간절연막(30)을 형성한다. 제1층간절연막(30)은 실리콘산화물 등의 산화물을 포함할 수 있다. 제1층간절연막(30)이 제1트렌치(29)를 부분매립하도록 하기 위해, 제1트렌치(29)를 갭필하도록 전면에 제1층간절연막(30)을 형성한 후 리세스시킬 수 있다. 제1층간절연막(30)은 적어도 매립비트라인(28)이 노출되지 않도록 리세스킨다. 이로써, 제1층간절연막(30)에 의해 이웃하는 매립비트라인(28)이 서로 절연된다. 제1층간절연막(30)은 이웃하는 매립비트라인(28)을 절연시킨다. 제1층간절연막(30)은 제1트렌치(29)를 매립하므로 선형 필라 구조가 될 수 있다. 즉, 제1층간절연막(30)은 절연막 필라가 될 수 있다.
도 4b에 도시된 바와 같이, 제1하드마스크막패턴(22)과 스페이서(26)를 제거한다. 제1하드마스크막패턴(22)과 스페이서(26)를 제거하면 반도체바디라인(24)의 표면이 노출된다. 반도체바디라인(24)의 노출되는 표면은 상부면(24A)과 측벽면(24B)을 포함한다. 여기서, 측벽면(24B)은 제1층간절연막(30)에 의해 노출된 표면을 포함한다. 반도체바디라인(24)의 상부면(24A)와 제1층간절연막(30) 사이에는 단차가 발생되며, 반도체바디라인(24)의 상부면(24A)보다 제1층간절연막(30)의 상부면이 더 낮게 위치한다. 이에 따라 이웃하는 반도체바디라인(24) 사이에 리세스(30A)가 자기정렬적으로 형성된다.
도 4c에 도시된 바와 같이, 리세스(30A)를 매립하는 매립막(32)을 형성한다. 매립막(32)을 형성하기 위해 열공정(31)을 실시할 수 있다. 열공정(31)에 의해 반도체바디라인(24)의 상부가 플로우되어 리세스(30A)가 매립될 수 있다. 예컨대, 열공정(31)을 실시하므로써 반도체바디라인(24)의 상부 표면으로부터 원자 이동(migration of atoms, 31A)을 유도할 수 있다. 반도체바디라인(24)이 단결정실리콘을 포함하므로, 열공정(31)에 의해 실리콘의 이동(Silicon migration)이 발생한다. 실리콘의 이동에 대해 부연설명하면 다음과 같다. 열공정(31)은 적어도 수소(H2) 분위기의 고온에서 진행한다. 원자 이동(31A)을 효과적으로 진행하기 위해 열공정(31) 이전에 이물질 등을 제거하는 단계가 필요하다. 예를 들어, 습식세정(Wet cleaning) 및 수소 베이크(H2 bake) 공정 등이 진행될 수 있다. 또한, 열공정(31)을 진행할 때 분위기는 수소 단독(H2 only) 또는 수소와 비활성가스(H2/inert gas)의 혼합으로 진행할 수 있으며, 공정 온도는 700∼1200℃에서 진행한다. 실리콘의 이동은 수소의 환원 반응에 의해 촉진되며, 리세스(30A)는 실리콘의 이동에 의해 충분히 매립될 수 있다. 비교예로서, 제1층간절연막(30)을 형성하지 않고 실리콘의 이동을 유도할 수도 있다. 이때는 매립비트라인(28)을 열공정(31)으로부터 보호할 수 없다. 따라서, 비정질실리콘을 얇게 라이닝한 후 열공정을 실시할 수 있다. 그러나, 실리콘의 이동 공정에서 비정질실리콘이 폴리실리콘으로 상변화 및 성장이 진행됨에 따라 여러가지 결함을 형성하게 된다.
상술한 바와 같이, 원자 이동(31A)이 이루어질 수 있는 열공정(31)을 실시하면, 제1층간절연막(30) 상부의 리세스(30A)를 매립막(32)으로 갭필할 수 있다. 원자 이동(31A)에 의해 반도체바디라인(24)의 표면이 낮아지면서 평탄화되어 매립막(32)이 형성된다. 반도체바디라인(24)이 단결정실리콘을 포함하므로 매립막(32)은 매립실리콘막을 포함할 수 있고, 예를 들어, 단결정실리콘막을 포함할 수 있다.
매립막(32)에 의해 매립비트라인(28) 및 제1층간절연막(30)이 매몰된 형태가 된다. 이웃하는 매립비트라인(28) 사이에는 제1층간절연막(30)이 형성된다. 매립막(32)에 의해 매몰된 매립비트라인(28)은 외부에 노출되지 않는다.
결국, 본 실시예는 제1층간절연막(30)과 반도체바디라인(24)이 노출된 상태에서 열공정(31)을 실시하므로, 결함이 없는 고품질의 매립막(32)을 형성할 수 있다. 매립막(32)이 단결정실리콘을 포함하므로, 고품질의 단결정실리콘매립막이 형성되며, 이에 따라 후속 에피택셜성장 공정시 결함이 없는 단결정실리콘을 성장시킬 수 있다.
반도체바디라인(24)과 매립막(32)은 평탄한 상부 표면을 갖는다. 반도체바디라인(24)과 매립막(32)의 표면은 동종의 원자로 구성된다.
도 4d에 도시된 바와 같이, 반도체바디라인(24)과 매립막(32) 상에 제2도전막(33A)을 형성한다. 제2도전막(33A)은 실리콘막 등의 실리콘함유물질을 포함할 수 있다. 제2도전막(33A)은 에피택셜성장을 통해 형성할 수 있다. 에피택셜성장공정시 반도체바디라인(24)과 매립막(32)을 시드로 이용한다. 제2도전막(33A)은 에피택셜성장을 통해 형성된 실리콘막을 포함할 수 있다. 반도체바디라인(24)과 매립막(32)이 단결정실리콘을 포함하므로, 제2도전막(33A)은 에피택셜성장에 의한 단결정실리콘막을 포함할 수 있다. 제2도전막(33A)을 형성하기 전의 하부 표면은 단결정실리콘 재질의 반도체바디라인(24)과 매립막(32)이므로 결함없이 제2도전막(33A)을 성장시킬 수 있다.
제2도전막(33A) 성장시 불순물의 도핑이 수행될 수 있다. 예를 들어, 제2도전막(33A) 성장과 동시에 인시튜로 불순물이 도핑되어 NPN 접합(또는 PNP 접합)이 형성될 수 있다. 또한, 제2도전막(33A)으로서 불순물이 도핑되지 않은 언도프드(Undoped)로 실리콘막을 성장시킨 후 후속하여 이온주입을 통해 NPN 접합을 형성할 수도 있다. NPN 접합은 N형 불순물영역, P형 불순물영역 및 N형 불순물영역이 수직하게 형성된 구조를 포함하며, P형 불순물영역은 채널이 되고, N형 불순물영역들은 소스/드레인 영역이 된다. NPN 접합이 형성된 제2도전막(33A)은 후속에 식각되어 반도체필라가 형성된다. 반도체필라는 수직채널트랜지스터의 소스영역, 채널영역 및 드레인영역을 포함할 수 있다.
도 4e에 도시된 바와 같이, 제2도전막(33A) 상에 제2하드마스크막패턴(34)을 형성한다.
제2하드마스크막패턴(34)을 식각마스크로 하여 제2도전막(33A)을 식각한다. 이에 따라, 제2트렌치(35)가 형성되고, 제2트렌치(35)에 의해 분리되는 복수의 예비 반도체필라(33B)가 형성된다. 제2트렌치(35)의 저면에 제1층간절연막(30)이 노출된다. 제2트렌치(35)의 선폭은 도 3b에 도시된 예비트렌치(23)와 동일할 수 있다. 예비 반도체필라(33B)는 실리콘필라를 포함할 수 있다. 예비 반도체필라(33B)는 단결정실리콘필라를 포함할 수 있다. 예비 반도체필라(33B) 형성시 매립막(32)이 식각될 수 있다. 매립막(32)은 모두 제거되거나 일부가 식각될 수 있다. 일부 식각되는 경우, 도면부호 '32A'와 같이 매립막이 일부 잔류할 수 있다.
상술한 바와 같이, 예비 반도체필라(33B)는 반도체바디라인(24) 상에 형성된다. 예비 반도체필라(33B)는 매립비트라인(28)과 나란한 방향으로 형성되는 라인 형태일 수 있다. 예비 반도체필라(33B)는 매립비트라인(28) 상에 수직하게 형성될 수 있다. 예비 반도체필라(33B)는 반도체바디라인(24) 상에 수직하게 형성되는 선형 구조가 될 수 있다.
도 4f에 도시된 바와 같이, 예비 반도체필라(33B) 사이를 갭필하는 제2층간절연막(36)을 형성한다. 제2층간절연막(36)은 후속하여 평탄화될 수 있다.
도 5a 내지 5c는 제1실시예에 따른 반도체장치의 워드라인을 형성하기 위한 일예를 도시한 도면으로서, 도 4f의 A-A'선에 따른 단면도이다.
도 5a에 도시된 바와 같이, 예비 반도체필라(33B)를 식각하여 복수의 반도체필라(33)를 형성한다. 반도체필라(33)는 제3트렌치(37)에 의해 서로 분리될 수 있다. 제3렌치(37)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각장벽으로 하여 제2하드마스크막패턴(34)을 식각한다. 연속해서 예비반도체필라(33B)를 식각한다. 도시되지 않지만, 제2층간절연막(도 4f의 36)도 식각할 수 있다.
위와 같이, 예비 반도체필라(33B)를 식각하므로써 반도체바디라인(24) 상에 반도체필라(33)가 형성된다. 매립비트라인(28)이 매립된 반도체바디라인(24)과 반도체필라(33)는 수직구조물이 된다. 부연하면, 반도체필라(33) 아래에 매립비트라인(28)이 위치하는 수직구조물이 된다. 반도체바디라인(24)과 반도체필라(33)는 활성영역이 된다. 반도체바디라인(24)은 제1층간절연막(30)에 의해 서로 절연되며, 매립비트라인(28)과 동일한 방향으로 연장된 라인 형태이다. 반도체필라(33)는 반도체바디라인(24) 상에서 수직방향으로 연장된 필라이다. 반도체필라(33)는 셀 단위로 형성된다. 따라서, 하나의 반도체바디라인(24) 상에 복수의 반도체필라(33)가 형성되며, 복수의 반도체필라(33)는 제3트렌치(37)에 의해 서로 분리된다. 제3트렌치(37)의 깊이는 매립비트라인(28)을 노출시키지 않는 깊이를 가질 수 있다. 도면부호 '28'는 매립비트라인(28)을 설명하기 위한 것이다.
반도체필라(33)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조이다. 복수의 반도체필라(33)는 반도체바디라인(24) 상에서 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다. 반도체필라(33)는 실리콘필라를 포함할 수 있다. 반도체필라(33)는 단결정실리콘필라를 포함할 수 있다.
도 5b에 도시된 바와 같이, 제3트렌치(37)를 부분 갭필하는 제3도전막(39A)을 형성한다. 제3도전막(39A) 형성전에 게이트절연막(38A)을 형성할 수 있다. 게이트절연막(38A)은 반도체필라(33)의 측벽 및 반도체바디라인(24)의 상부표면을 산화시켜 형성할 수 있다. 제3도전막(39A)은 저저항 물질을 사용한다. 예컨대, 금속성막을 사용할 수 있다. 금속성막은 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다. 제3도전막(39A)은 평탄화 및 에치백을 순차적으로 진행하여 리세스될 수 있다.
도 5c에 도시된 바와 같이, 절연막 증착후 에치백을 실시하여 스페이서(40)를 형성한다. 스페이서(40)는 질화막을 포함할 수 있다.
스페이서(40)를 식각장벽으로 하여 제2도전막(39A)을 식각한다. 이에 따라, 반도체필라(33)의 양측벽에 워드라인(39)이 형성된다. 워드라인(39)은 매립비트라인(28)과 교차하는 제2방향으로 형성될 수 있다. 워드라인(39)은 수직게이트전극(Vertical gate electrode)을 겸한다. 다른 실시예에서, 반도체필라(33)를 감싸도록 하여 워드라인(39)을 형성할 수 있다. 또다른 실시예에서 반도체필라(33)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 워드라인(39)을 형성할 수도 있다. 또다른 실시예에서 워드라인은 수직게이트전극 형성 이후에 게이트콘택을 통해 연결되어 반도체필라(33)의 상부에 형성될 수 있다.
도시하지 않았으나, 반도체필라(33)의 상부에 연결되는 스토리지노드콘택플러그(SNC)를 형성한 후, 스토리지노드콘택플러그 상에 캐패시터를 형성할 수 있다. 캐패시터는 스토리지노드(Storage node)를 포함한다. 스토리지노드는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드는 필라 또는 콘케이브(Concave) 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 유전막 및 상부전극을 형성한다.
본 발명에 따른 반도체장치는 메모리셀 및 메모리셀어레이에 포함될 수 있다. 비트라인과 워드라인은 메모리셀어레이와 연결되는 컬럼 디코더 및 로우 디코더에 의해 인가된 전압에 기초하여 데이터를 저장하거나 출력될 수 있다.
본 발명에 따른 메모리셀어레이는 메모리장치에 포함될 수 있다. 메모리장치는 메모리셀어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier) 등을 포함할 수 있다. 로우 디코더는 메모리셀어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리셀에 상응하는 워드라인을 선택하여 반도체 메모리 셀 어레이에 워드라인선택 신호를 출력한다. 그리고, 컬럼 디코더는 메모리셀어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 메모리셀어레이에 비트라인 선택 신호를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터를 센싱한다.
본 발명에 따른 메모리장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random AccessMemory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 메모리장치의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비 등 다양한 분야에 공급될 수 있다.
본 발명에 따른 메모리장치는 메모리 모듈에 사용될 수 있다. 메모리 모듈은 모듈 기판 상에 탑재된 복수개의 메모리장치들, 메모리장치가 외부의 제어기로부터 제어신호(어드레스 신호, 커맨드 신호, 클럭 신호)를 제공받을 수 있도록 해주는 커맨드 링크 및 메모리장치와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 메모리모듈은 모듈 기판의 전면에 8개의 메모리장치들이 탑재되어 있을 수 있고, 또한 모듈 기판의 후면에도 동일하게 메모리장치들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 메모리장치들이 탑재될 수 있으며, 탑재되는 메모리장치의 갯수는 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
본 발명에 따른 메모리모듈은 메모리시스템에 사용될 수 있다. 메모리시스템은 복수개의 메모리장치들이 탑재된 적어도 하나의 메모리모듈과 외부의 시스템 사이에서 양방향 인터페이스를 제공하여 메모리모듈의 동작을 제어하는 컨트롤러를 포함한다.
본 발명에 따른 메모리시스템은 전자장치에 사용될 수 있다. 전자장치(electronic unit)는 메모리시스템과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 여기서, 프로세서는 CPU(CentralProcessing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다. 여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자장치는 음향 및 영상 기기를 포함하는 것이 바람직하다. 이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 24 : 반도체바디라인
28 : 매립비트라인 30 : 제1층간절연막
32 : 매립막 33 : 반도체필라
39 : 워드라인

Claims (17)

  1. 트렌치에 의해 분리되고 매립비트라인이 매립된 복수의 반도체바디라인을 형성하는 단계;
    상기 트렌치를 매립하는 매립막을 형성하는 단계;
    상기 매립막 및 반도체바디라인을 시드로 이용하여 상기 매립막 및 반도체바디라인 상에 도전막을 형성하는 단계; 및
    상기 도전막을 식각하여 상기 반도체바디라인 상에 복수의 반도체필라를 형성하는 단계를 포함하고,
    상기 반도체바디라인과 매립막의 표면은 동종의 원자로 구성되는
    반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체바디라인, 매립막 및 반도체필라는 단결정실리콘을 포함하는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 매립비트라인이 매립된 복수의 반도체바디라인을 형성하는 단계는,
    반도체 기판을 식각하여 벌브형 트렌치에 의해 분리되는 상기 반도체바디라인을 형성하는 단계;
    상기 벌브형 트렌치를 부분 매립하는 예비 비트라인을 형성하는 단계; 및
    상기 예비 비트라인이 분할되도록 식각하여 상기 벌브형 트렌치의 벌브의 측벽을 매립하는 상기 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 벌브형 트렌치에 의해 분리되는 반도체바디라인을 형성하는 단계는,
    상기 반도체기판을 식각하여 예비트렌치에 의해 분리되는 예비반도체바디라인을 형성하는 단계;
    상기 예비트렌치를 부분 매립하는 희생막패턴을 형성하는 단계;
    상기 예비트렌치의 상부측벽에 스페이서를 형성하는 단계;
    상기 희생막패턴을 제거하는 단계; 및
    상기 스페이서를 식각배리어로 하여 상기 예비트렌치를 등방성식각하여 상기 벌브형 트렌치를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 매립막을 형성하는 단계 이전에,
    상기 트렌치를 부분 갭필하는 절연막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서
    상기 매립막을 형성하는 단계는,
    열공정을 통해 상기 반도체바디라인의 상부를 플로우시키는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전막을 형성하는 단계는,
    상기 반도체바디라인 및 매립막을 시드로 이용한 에피택셜성장을 통해 이루어지는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체필라를 형성하는 단계는,
    상기 도전막을 식각하여 라인 형태의 예비 반도체필라를 형성하는 단계;
    상기 예비 반도체필라 사이를 갭필하는 층간절연막을 형성하는 단계; 및
    상기 층간절연막과 예비 반도체필라를 식각하여 상기 반도체필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 실리콘기판을 식각하여 트렌치에 의해 분리되는 실리콘바디라인을 형성하는 단계;
    상기 트렌치 내에 상기 실리콘바디라인의 표면보다 낮은 표면을 갖는 절연막을 형성하는 단계;
    상기 실리콘바디라인의 상부 표면으로부터 상기 절연막 상부로 실리콘 이동이 이루어지는 열공정을 실시하여 상기 절연막 상에 매립실리콘막을 형성하는 단계;
    상기 매립실리콘막 및 실리콘바디라인 상에 실리콘막을 형성하는 단계; 및
    상기 실리콘막과 매립실리콘막을 식각하여 상기 실리콘바디라인 상에 수직채널트랜지스터의 채널영역을 포함하는 실리콘필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 실리콘바디라인과 매립실리콘막은 단결정실리콘을 포함하는 반도체장치 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 매립실리콘막을 형성하는 단계에서,
    상기 열공정은, 적어도 수소를 포함하는 분위기에서 어닐하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 어닐은,
    상기 수소와 비활성가스의 혼합분위기에서 실시하는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 매립실리콘막을 형성하는 단계 이전에,
    상기 실리콘바디라인의 표면을 세정하는 단계를 더 포함하는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 실리콘막을 형성하는 단계는,
    에피택셜성장을 통해 이루어지는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 실리콘필라를 형성하는 단계는,
    상기 실리콘막을 식각하여 라인 형태의 예비 실리콘필라를 형성하는 단계;
    상기 예비 실리콘필라 사이를 갭필하는 층간절연막을 형성하는 단계; 및
    상기 층간절연막과 예비 실리콘필라를 식각하여 상기 실리콘필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 트렌치는 벌브형 트렌치를 포함하고,
    상기 실리콘바디라인을 형성하는 단계 이후에,
    상기 벌브형 트렌치를 매립하는 예비비트라인을 형성하는 단계; 및
    상기 예비비트라인이 분리되도록 식각하여 상기 실리콘바디라인의 양측벽에 매립된 비트라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 실리콘필라를 형성하는 단계 이후에,
    상기 실리콘필라의 측벽에 워드라인을 형성하는 단계; 및
    상기 실리콘필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
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