TWI572013B - 具有垂直通道電晶體之半導體裝置及其製造方法 - Google Patents

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Description

具有垂直通道電晶體之半導體裝置及其製造方法 [相關申請案之對照參考資料]
本申請案主張2012年7月4日所提出之韓國專利申請案第10-2012-0072782號之優先權，在此以提及方式併入它的全部。
本發明之示範性實施例係有關於一種半導體裝置，以及更特別地，是有關於一種具有垂直通道電晶體之半導體裝置及一種用以製造該半導體裝置之方法。
大部分的半導體裝置包括電晶體。例如，在一像DRAM之記憶體裝置中，一記憶體單元包括一像MOSFET之單元電晶體。通常，在一MOSFET中，在一半導體基板中形成源極及汲極區域，以及在該源極區域與該汲極區域間形成一平面通道。這樣的MOSFET通常稱為‘平面通道電晶體’。
當整合度及效能持續改良時，MOSFET技術已達到實際極限。當記憶體單元之尺寸減少時，MOSFET之尺寸減少，以及於是，MOSFET之通道長度亦減少。如果MOSFET之通道長度減少，則記憶體裝置之特性很可能降低而造成資料保存特性降低之各種顧慮。
在考量這些問題下，已提出一種垂直通道電晶體。該垂直通道電晶體(VCT)包括一做為垂直通道之柱狀物(pillar)。在該柱狀物之上下部分中形成一源極區域及一汲極區域。該柱狀物做為一通道，以及在該柱狀物之一 側壁上形成一垂直閘極電極。使該源極區域及該汲極區域與一位元線連接。
第1圖係描述傳統埋入式位元線之剖面圖。
參考第1圖，在一半導體基板11上形成以溝槽13來分隔之複數個半導體本體線14。使用一硬罩層12，以蝕刻形成該等半導體本體線14。在該等半導體本體線14之側壁及該等溝槽13之表面上形成一鈍化層(passivation layer)15。在該鈍化層15中形成開口部17。該等開口部17暴露該等半導體本體線14之任一側壁。埋入式位元線16部分填充該等溝槽13。該等埋入式位元線16經由該等開口部17與該等半導體本體線14連接。每一埋入式位元線16與兩個相鄰半導體本體線14中之任一者連接。雖然未顯示，但是蝕刻該等半導體本體線14之上部分，因而，形成半導體柱狀物，其做為垂直通道電晶體之通道。
如第1圖所示，為了連接每一埋入式位元線16至兩個相鄰半導體本體線14之任一者的側壁，實施一OSC(單側接觸(one-side contact))製程。為了完成該OSC製程，已提出像襯墊層及傾斜離子佈植製程(liner layer and tilt ion implantation proces)、OSC罩幕製程(OSC mask process)等之各種方法。
然而，這些方法因處理之因難度而無法形成一均勻且可再現OSC結構。並且，當進一步進行高整合性，造成在相鄰埋入式位元線16間之寄生電容(CB)的增加之顧慮。因為使該等埋入式位元線16處於與該等半導體本體 線14接觸，所以在該等埋入式位元線16間之寄生電容(CB)大致上為在該半導體本體線14與該埋入式位元線16間之電容。於是，因為相鄰埋入式位元線16間之距離變窄，所以該寄生電容(CB)可能顯著地增加。
如果在該等埋入式位元線16間之寄生電容(CB)在此方式中增加，則裝置之操作可能變成不可實行。
再者，在傳統技藝中，在考量做為通道之半導體柱狀物的高度下，需要高縱橫比(aspect ratio)蝕刻做為一用以形成該等半導體本體線14之蝕刻製程。因此，因為該等溝槽13係形成有包含該等半導體柱狀物之高度的H之深度，所以造成該等半導體本體線14很可能傾斜之顧慮。
本發明之示範性實施例係有關於一種可以減少在相鄰埋入式位元線間之寄生電容的半導體裝置及一種用以製造該半導體裝置之方法。
本發明之其它示範性實施例係有關於一種可以防止因高縱橫比蝕刻製程所造成之半導體本體線的傾斜之半導體裝置及一種用以製造該半導體裝置之方法。
依據本發明之一實施例，一種用以製造半導體裝置之方法可以包括：形成以複數個溝槽來分隔之複數個半導體本體線，在該等複數個半導體本體線中埋入有複數個埋入式位元線；形成一填充該等複數個溝槽之每一者的填充層；形成一導電層於該等複數個半導體本體線及 該填充層上；以及藉由蝕刻該導電層，形成複數個半導體柱狀物於該等複數個半導體本體線上。
依據本發明之另一實施例，一種用以製造半導體裝置之方法可以包括：蝕刻一矽基板及形成以複數個溝槽來分隔之複數個矽本體線；形成一具有比該等複數個矽本體線低之高度的介電層於該等溝槽中；以一允許矽遷移之熱製程形成一填充矽層於該介電層上；形成一矽層於該填充矽層上及該等複數個矽本體線上；以及藉由蝕刻該矽層及該填充矽層，形成複數個矽柱狀物於該等複數個矽本體線上，其中該等複數個矽柱狀物包括垂直通道電晶體之通道區域。
下面將參考所附圖式來更詳細描述本發明之示範性實施例。然而，本發明可以以不同形式來具體化及不應該被解讀為對在此所述之實施例的限制。更確切地說，提供這些實施例，以便此揭露將是徹底且完整的，以及將完全表達本發明之範圍給熟習該項技藝者。在整個揭露中，本發明之全部各種圖式及實施例中的相似元件符號意指相似部件。
該等圖式沒有必要以縮尺繪製，以及在一些例子中，可以擴大比例，以便清楚地描述該等實施例之特徵。應該輕易了解，在本揭露中之“在......上(on)”及“在......上(over)”的意思應該以最廣方式來解釋，以便“在......上(on)”不僅表示“直接在”某些東西“上”，而且亦表示“在”其間具有一中間結構或一層之某些東西“上”，以及 “在......上(over)”不僅表示“在”某些東西“上”，而且亦表示“在”其間沒有中間結構或層之某些東西“上”(亦即，直接在某些東西上)。
第2A圖係描述依據本發明之第一實施例的一具有埋入式位元線之半導體裝置的立體圖。第2B圖係描述依據本發明之第二實施例的一具有埋入式位元線之半導體裝置的立體圖。第2C圖係描述依據本發明之第三實施例的一具有埋入式位元線之半導體裝置的立體圖。
參考第2A圖，一半導體裝置包括埋入式位元線104、半導體柱狀物103及字元線105。在一半導體基板101上形成複數個半導體本體線102及複數個半導體柱狀物103。在每一半導體本體線102上形成複數個半導體柱狀物103。那就是說，在一半導體本體線102上形成複數個半導體柱狀物103。該等複數個半導體本體線102係形成於該半導體基板101上。該等半導體本體線102係垂直地形成於該半導體基板101上。可以形成該等半導體柱狀物103，以在該等半導體本體線102上垂直地延伸。例如，該等半導體本體線102及該等半導體柱狀物103可以彼此垂直。該等複數個半導體柱狀物103係個別配置在該等半導體本體線102上，以及它們可以具有一矩陣型陣列。
該半導體基板101可以包括一包含矽之物質。例如，該半導體基板101可以包括一單晶矽基板。該等半導體本體線102、該等半導體柱狀物103及該半導體基板101可以包含相同物質。於是，該等半導體本體線102 及該等半導體柱狀物103亦可以包含一含矽物質。例如，該等半導體本體線102及該等半導體柱狀物103可以包括單晶矽。可以藉由蝕刻一在該等半導體本體線102上以磊晶成長所形成之矽層，形成該等半導體柱狀物103。
該等半導體柱狀物103可以包括垂直通道電晶體之通道區域。並且，該等半導體柱狀物103可以具有一種形成有垂直通道電晶體之源極/汲極區域及通道區域的結構。例如，該等半導體柱狀物103可以包括源極區域、汲極區域及通道區域。可以使該等源極區域及該等汲極區域之任一區域與該等埋入式位元線104連接。可以使另一區域與電容器連接。使該等源極區域、該等通道區域及該等汲極區域朝一垂直方向連接。該等源極區域、該等通道區域及該等汲極區域可以構成NPN接面或PNP接面。例如，在以第一導電型態之雜質摻雜至該等源極區域及該等汲極區域中的情況下，可以以相反於該第一導電型態之第二導電型態的雜質摻雜至該等通道區域中。例如，在該第一導電型態之雜質係N型雜質之情況下，該第二導電型態之雜質包括P型雜質。相反地，在在該第一導電型態之雜質係P型雜質之情況下，該第二導電型態之雜質包括N型雜質。在該等垂直通道電晶體係MOSFETs之情況下，該等源極區域、該等通道區域及該等汲極區域可以構成NPN接面。
可以經由不同製程形成該等半導體本體線102及該等半導體柱狀物103。如稍後所述，個別論述一用以形 成該等半導體本體線102之製程及一用以形成該等半導體柱狀物103之製程。
該等半導體本體線102係垂直地形成於該半導體基板101上。該等半導體本體線102可以朝一第一方向延伸。該等埋入式位元線104及該等半導體本體線102可以朝該第一方向一起延伸。該等半導體本體線102可以具有凹側壁。該等半導體本體線102可以包括一包含矽之物質。在一示範性實施例中，該等半導體本體線102可以包括單晶矽。
該等埋入式位元線104係埋入該等半導體本體線102。可以以一介電層(未顯示)使相鄰埋入式位元線104隔離。該等埋入式位元線104可以埋入該等半導體本體線102之凹側壁。該等埋入式位元線104可以朝該第一方向延伸。該等埋入式位元線104可以包括一金屬物質。在一示範性實施例中，該等埋入式位元線104可以包括一金屬或一金屬矽化物。藉由如此做，該等埋入式位元線104可以具有低電阻。
該等字元線105係垂直地形成於該等半導體柱狀物103之側壁上。因此，該等字元線105稱為垂直字元線。該等字元線105可以形成於該等半導體柱狀物103之兩個側壁上，以形成一雙字元線結構。甚至在該雙字元線結構中，可以連接該等個別字元線之端部。因為該等半導體柱狀物103做為形成有垂直通道電晶體之通道的區域，所以藉由該等字元線105形成垂直通道。因此，形成包括該等字元線、該等源極區域、該等通道區域及該 等汲極區域之垂直通道電晶體。該等字元線105可以朝一垂直於該第一方向之第二方向延伸，該第一方向係該等埋入式位元線104延伸之方向。該等字元線105可以包括一金屬物質。在一示範性實施例中，該等字元線105可以包括氮化鈦(TiN)、氮化鎢(WN)與鎢(W)之堆疊或之類。為此目的，可以在該等字元線105與該等埋入式位元線104間額外起形成一介電層(未顯示)。該介電層可以包括氧化矽。在另一實施例中，該等字元線105可以朝垂直於該第一方向之該第二方向延伸，同時包圍該等半導體柱狀物103之側壁。再者，在形成閘極電極，以包圍該等半導體柱狀物103之側壁後，可以使該等字元線105與該等閘極電極連接。
第2B圖顯示埋入式位元線104A，該等埋入式位元線104A係形成有一大致均勻厚度，以致於它們沒有填滿該等半導體本體線102之凹側壁。該等埋入式位元線104A可以包括一金屬或一金屬矽化物。
第2C圖顯示一種結構，其中埋入式位元線104B係設置在該等半導體本體線102中，該等半導體本體線102係配置在該等半導體柱狀物103下方。第2C圖之埋入式位元線104B可以經由一完全矽化製程(full silicidation process)所形成。於是，該等埋入式位元線104B可以包括一像矽化鈷之金屬矽化物。
依據上述實施例，該等埋入式位元線104、104A及104B係埋入該等半導體本體線102。因為使相鄰埋入式位元線104、104A及104B充分分隔，所以可以減少相 鄰埋入式位元線104、104A及104B間之寄生電容(CB)。再者，配置有該等埋入式位元線104、104A及104B之垂直結構係設置在該等半導體柱狀物103下方。因為這樣，所以沒有必要在該等半導體柱狀物103間形成該等埋入式位元線104、104A及104B，以及因此，使高整合度成為可能。
第3A至3J圖係描述一形成依據本發明之第一實施例的半導體裝置之埋入式位元線的示範性方法之剖面圖。
參考第3A圖，在一半導體基板21上形成一第一硬罩層22A。該半導體基板21可以包括一單晶物質。該半導體基板21可以包括一包含矽之物質。例如，該半導體基板21可以包括單晶矽。該第一硬罩層22A包括氮化矽。該第一硬罩層22A可以具有一多層結構，其可以包括氧化矽及氮化矽。例如，該第一硬罩層22A可以具有一以氮化矽及氧化矽順序堆疊之結構。並且，可以以氮化矽、氧化矽、氮氧化矽及非晶碳之順序來堆疊該第一硬罩層22A。在該第一硬罩層22A包括氮化矽之情況下，可以在該半導體基板12與該第一硬罩層22A間額外地形成一墊氧化層(未顯示)。
參考第3B圖，藉由蝕刻該第一硬罩層22A，形成第一硬罩層圖案22。藉由使用沒有以圖說明之光阻圖案，形成該等第一硬罩層圖案22。該等第一硬罩層圖案22可以包括朝該第一方向延伸之線圖案。
藉由使用該等第一硬罩層圖案22做為一蝕刻罩 幕，實施一溝槽蝕刻製程。例如，藉由以該等第一硬罩層圖案22做為一蝕刻阻障，蝕刻該半導體基板21有一預定深度，以界定複數個初步溝槽23。在該半導體基板21上形成複數個初步半導體本體線24A。該等複數個初步半導體本體線24A係以該等複數個初步溝槽23來分隔。更特別地，藉由該等初步溝槽23使該等個別初步半導體本體線24A彼此分隔。該等初步半導體本體線24A具有兩個側壁。該溝槽蝕刻製程可以包括非等向性蝕刻。在該半導體基板21係一矽基板之情況下，該等初步半導體本體線24A成為初步矽本體線。藉由該等初步溝槽23使該等複數個初步半導體本體線24A彼此分隔，以及該等初步半導體本體線24A係形成垂直於該半導體基板21之表面。該等初步半導體本體線24A具有彼此橫向地背向之兩個側壁。當在上觀看時，藉由該等初步溝槽23使該等初步半導體本體線24A分隔。此外，該等初步半導體本體線24A係朝垂直於該半導體基板21之表面的方向來形成，以及具有朝該第一方向延伸之線性結構。
如上所述，該等初步半導體本體線24A係朝相對於該半導體基板21之表面的垂直方向來形成。該等第一硬罩層圖案成於該等初步半導體本體線24A上。藉由該等初步溝槽23使該等複數個初步半導體本體線24A彼此分隔。淺淺地界定該等初步溝槽23，因為可以不考慮半導體柱狀物之高度。換句話說，該等初步溝槽23之深度比第1圖所示之溝槽13的深度淺。因此，可防止該等初步半導體本體線24A之傾斜。
參考第3C圖，在整個表面上形成一犧牲層25A，以填滿該等初步溝槽23。該犧牲層25A可以包括一介電層，例如，該犧牲層25A包括氧化矽。
參考第3D圖，形成犧牲層圖案25，以部分填充該等初步溝槽23。使該等犧牲層圖案25部分填充，以暴露該等初步溝槽23之上側壁23A。為了形成該等犧牲層圖案25，以部分填充該等初步溝槽23，可以選擇性地蝕刻該犧牲層25A及使其凹陷。為了形成部分填滿該等初步溝槽23之該等部分犧牲層圖案25，可以採用一回蝕刻製程。
參第3E圖，在包括該等犧牲層圖案25之整個表面上形成一介電層26A。該介電層26A可以包括一像氮化矽之氮化物。該介電層26A可以形成有一大致均勻厚度。
參考第3F圖，藉由選擇性地蝕刻該介電層26A，形成間隔物(spacers)26。該等間隔物26係經由間隔物蝕刻所形成。間隔物蝕刻可以包括一回蝕刻製程。該等間隔物26覆蓋該等初步溝槽23之上側壁23A(第3D圖所示)及該等第一硬罩層圖案22之兩個側壁。
藉由使用該等間隔物26做為一阻障，移除該等犧牲層圖案25。藉由如此做，使該等初步溝槽23暴露。在另一實施例中，可以部分留下該等犧牲層圖案25，以保護該等初步溝槽23之下部分。藉由移除該等犧牲層圖案25，使該等初步溝槽23之下側壁23B暴露。該等間隔物26係留在該等初步溝槽23之上側壁23A上。
參考第3G圖，藉由使用該等間隔物26做為一阻障， 實施等向性蝕刻。於是，蝕刻該等初步溝槽23之下側壁23B及底部，因而，形成球狀物(bulbs)27。該等初步溝槽23及該等球狀物27構成球型溝槽結構。當經由等向性蝕刻等向性地蝕刻該等初步溝槽23之下表面及下側壁23B時，形成曲線形球狀物(curve-shaped bulbs)27。當實施該等向性蝕刻時，可以從約1nm至約20nm範圍控制朝該等初步半導體本體線24A下方之側壁的方向之蝕刻量。藉由形成該等球狀物27，該等初步半導體本體線24A之高度增加了。結果，形成半導體本體線24。
藉由如上述形成該等球狀物27，以包括該等初步溝槽23及該等球狀物27之球形溝槽使該等複數個半導體本體線24彼此分隔。因為該等初步溝槽23及該等球狀物27之深度係相對淺的，所以該示範性實施例可以防止半導體本體線24傾斜。
因為該半導體基板21及該等初步半導體本體線24A包括一包含矽之物質，所以該等半導體本體線24成為矽本體。以包括該等初步溝槽23及該等球狀物27之球形溝槽使該等複數個半導體本體線24彼此分隔，以及該等半導體本體線24係朝垂直於該半導體基板21之表面的方向所形成。該等半導體本體線24具有兩個側壁，其橫向地彼此背向。當在上觀看時，該等半導體本體線24係以該等球形溝槽來分隔且朝該第一方向延伸。藉由該等球狀物27使該等半導體本體線24之下側壁凹陷。亦即，該等半導體本體線24具有凹側壁。該等第一硬罩層圖案22保留在該等半導體本體線24上。該等間隔物26保留 在該等半導體本體線24之上側壁上。
參考第3H圖，在整個表面上形成一第一導電層28A，以填滿該等球形溝槽。該第一導電層28A可以藉由使用一低電阻物質來形成。例如，該第一導電層28A可以包括金屬、金屬氮化物、金屬矽化物或其組合。在另一實施例中，該第一導電層28A之形成可以沒有填滿該等球狀物27，但是可以形成有一既定大致均勻厚度。在該第一導電層28A係形成有該大致均勻厚度之情況下，可以形成第2B圖所示之埋入式位元線104A。在該等埋入式位元線104A包括金屬矽化物之情況下，可以藉由在沉積一金屬層後，實施退火處理，以在該等球狀物27之側壁上形成該金屬矽化物。在形成該金屬矽化物後，可以移除該未反應金屬層。可以藉由在形成該金屬矽化物時，使用一完全矽化製程，獲得第2C圖所示之埋入式位元線104B。
參考第3I圖，藉由選擇性地蝕刻該第一導電層28A，形成至少填滿該等球狀物27之初步位元線28B。該等初步位元線28B可以比該等第一硬罩層圖案22低。在另一實施例中，可以控制該等初步位元線28B之高度，以填滿該等球狀物27。
參考第3J圖，形成埋入式位元線28。例如，藉由實施蝕刻，分割該等初步位元線28B，以形成彼此分隔之埋入式位元線28。為了形成該等埋入式位元線28，可以經由回蝕刻來蝕刻該等初步位元線28B。該等埋入式位元線28可以藉由第一溝槽29而彼此分隔。該等埋入式 位元線28係埋入該等半導體本體線24之下側壁中。該等下側壁係該等球狀物27之側壁，以及該等埋入式位元線28係埋入該等球狀物27之側壁中。於是，該等球狀物27之側壁(埋入有該等埋入式位元線28)提供凹側壁做為該等半導體本體線24之兩個側壁，以及該等埋入式位元線28係埋入該等凹側壁中。
經由這樣一系列的製程，形成被埋入該等半導體本體線24之凹側壁中的該等埋入式位元線28。該等第一硬罩層圖案22可以保留在該等半導體本體線24上。該等間隔物26可以保留在該等半導體本體線24之上側壁上。該等半導體本體線24係垂直地形成於該半導體基板21上且藉由該等第一溝槽29而彼此分隔。該等半導體本體線24可以朝相同於該等埋入式位元線28之方向延伸。該等半導體本體線24可以具有線性結構。
可以在該等半導體本體線24上形成包括半導體柱狀物之垂直通通道電晶體。在本實施例中，不是藉由蝕刻該等半導體本體線24之上部分，而是藉由形成一導電層及實施一蝕刻製程，形成該等半導體柱狀物。該等半導體柱狀物之形成將詳細描述於後。
第4A至4F圖係描述一形成依據本發明之第一實施例的半導體裝置之半導體柱狀物的示範性方法之剖面圖。
參考第4A圖，形成一第一內層介電層30，以部分填充第3J圖所示之第一溝槽29。該第一內層介電層30可以包括一像氧化矽之氧化物。為了使該第一內層介電 層30部分填充該等第一溝槽29，可以在整個表面上形成該第一內層介電層30，以填滿該等第一溝槽29，以及然後，使該第一內層介電層30凹陷。可以使該第一內層介電層30凹陷，以覆蓋該等埋入式位元線28之暴露部分。在此方式中，藉由該第一內層介電層30使相鄰埋入式位元線28彼此隔離。換句話說，該第一內層介電層30使相鄰埋入式位元線28隔離。因為該第一內層介電層30填充該等第一溝槽29，所以可以形成線性柱狀物結構。那就是說，該第一內層介電層30可以是介電層柱狀物。
參考第4B圖，移除該等第一硬罩層圖案22及該等間隔物26。當移除該等第一硬罩層圖案22及該等間隔物26時，使第4A圖所示之半導體本體線24的表面暴露。該等半導體本體線24之暴露表面包括上表面24A及側壁表面24B。該等側壁表面24B包括由該第一內層介電層30所暴露之表面。在該等上表面24A與該第一內層介電層30間形成階梯部分(step portions)，以及該第一內層介電層30之上表面係設置成比該等半導體本體線24之上表面24A低。於是，在相鄰半導體本體線24間以自行對準方式界定凹部30A。
參考第4C圖，形成一填充層32，以填充該等凹部30A。為了形成該填充層32，可以實施一熱製程31。當該等半導體本體線24之上部分受該熱製程31影響時，可以以該填充層32填充該等凹部30A。例如，藉由實施該熱製程31，可以從該等半導體本體線24之上表面引 起原子遷移31A。因為該等半導體本體線24包括單晶矽，所以該熱製程31可以引起矽遷移。將詳細描述該矽遷移。在一氫氣(H2)環境下以高溫實施該熱製程31。為了有效地引起原子遷移31A，可能必需在該熱製程31前，實施一移除異物之步驟。例如，可以實施一濕式蝕刻製程及一氫氣(H2)烘烤製程。此外，當實施該熱製程31時，可以在約700℃與約1200℃間之製程溫度下藉由只使用氫氣(H2)或使用氫氣(H2)與一惰性氣體之混合物來營造環境。藉由氫氣之還原反應來促進該矽遷移，以及可以藉由矽遷移來充分填充該等凹部30A。在另一範例中，可以在沒有形成該第一內層介電層30下，引起矽遷移。在此情況下，該等埋入式位元線28可能受該熱製程31之影響。因此，可以在薄薄地佈滿非晶矽後，實施一熱製程。然而，因為在矽遷移期間造成成為多晶矽之相變(phase change)及非晶矽之成長，所以可能導致各種缺陷。
藉由如上所述實施該熱製程31，引起該原子遷移31A，可以以該填充層32填充在該第一內層介電層30上所界定之凹部30A。當因該原子遷移31A而降低及平坦化該等半導體本體線24之表面時，形成該填充層32。因為該等半導體本體線24包括單晶矽，所以該填充層32亦可以包括一埋入式矽層。例如，該填充層32可以包括一單晶矽層。
以該填充層32掩埋該等埋入式位元線28及該第一內層介電層30。該第一內層介電層30係配置在相鄰埋 入式位元線28間。以該填充層32掩埋該等埋入式位元線28，以致於該等埋入式位元線28不具有任何暴露或開口。
結果，在本實施例中，因為當暴露該第一內層介電層30及該等半導體本體線24時，實施該熱製程31，所以可以形成一高品質填充層32而沒有任何缺陷。因為該填充層32單晶矽，所以可以形成一高品質單晶矽填充層。於是，可在一後續磊晶成長製程中成長單晶矽而沒有缺陷。
該等半導體本體線24及該填充層32界定平坦化上表面。該等半導體本體線24及該填充層32之表面可以具有相同種類之原子。
參考第4D圖，在該等半導體本體線24及該填充層32上形成一第二導電層33A。該第二導電層33A可以包括一包含矽之物質，例如，一矽層。該第二導電層33A可以經由磊晶成長來形成。在該磊晶成長製程中，使用該等半導體本體線24及該填充層32做為晶種(seeds)。該第二導電層33A可以包括一經由磊晶成長所形成之矽層。因為該等半導體本體線24及該填充層32包括單晶矽，所以該第二導電層33A因磊晶成長而可以包括一單晶矽層。更特別地，因為在形成該第二導電層33A前之下表面包括由一單晶矽物質所形成之該等半導體本體線24及該填充層32，所以可成長該第二導電層33A而沒有缺陷。
當成長該第二導電層33A時，可以實施雜質之摻 雜。側如，可以在該第二導電層33A之成長的同時，在原處摻雜雜質，以及可以形成NPN接面(或PNP接面)。並且，在成長一沒有以雜質摻雜之未摻雜矽層做為該第二導電層33A後，可以經由後續離子佈植形成NPN接面。該等NPN接面包括一種結構，其中垂直地形成一N型雜質區域、一P型雜質區域及一N型雜質區域。在該等NPN接面中，該P型雜質區域成為一通道，以及該等N型雜質區域成為源極/汲極區域。當隨後蝕刻形成有該等NPN接面之該第二導電層33A時，形成半導體柱狀物。該等半導體柱狀物可以包括垂直通道電晶體之源極區域、通道區域及汲極極區域。
參考第4E圖，在第4D圖所示之第二導電層33E上形成第二硬罩層圖案34。
藉由使用該等第二硬罩層圖案34做為一蝕刻罩幕，蝕刻該第二導電層33A。於是，界定第二溝槽35，以及藉由該等第二溝槽35使複數個初步半導體柱狀物33B分隔。使該第一內層介電層30經由該等第二溝槽35暴露出來。該等第二溝槽35之寬度可以等於第3B圖所示之初步溝槽23的寬度。該等初步半導體柱狀物33B可以包括矽柱狀物。該等初步半導體柱狀物33B可以包括單晶矽柱狀物。當形成該等初步半導體柱狀物33B時，可以蝕刻該填充層32。可以完全移除或部分蝕刻該填充層32。在部分蝕刻該填充層32之情況下，如元件符號32A所示，部分保留該填充層32。
如上所述，該等初步半導體柱狀物33B係形成於該 等半導體本體線24上。該等初步半導體柱狀物33B可以朝一平行於該等埋入式位元線28之方向延伸。該等初步半導體柱狀物33B可以垂直地形成於該等埋入式位元線28上。該等初步半導體柱狀物33B可以具有線性結構，其垂直地形成於該等半導體本體線24上。
參考第4F圖，形成一第二內層介電層36，以填充該等半導體柱狀物33B與該等第二硬罩層圖案34間之空間。可以接著平坦化該第二內層介電層36。
第5A至5C圖係沿著第4F圖之線A-A'所取得之剖面圖，其描述一形成依據本發明之第一實施例的半導體裝置之字元線的示範性方法之剖面圖。
參考第5A圖，藉由蝕刻該等初步半導體柱狀物33B，形成複數個半導體柱狀物33。可以藉由第三溝槽37使該等半導體柱狀物33彼此分隔。為了界定該等第三溝槽37，使用未顯示光阻圖案。藉由使用該等光阻圖案做為一蝕刻阻障，蝕刻該等第二硬罩層圖案34。隨後，蝕刻該等初步半導體柱狀物33B。雖然未顯示，可以蝕刻該第二內層介電層36(見第4F圖)。
藉由在此方式中蝕刻該等初步半導體柱狀物33B，以在該等半導體本體線24上形成該等半導體柱狀物半導體柱狀物33。在該等半導體本體線24中，掩埋該等埋入式位元線28，以及該等半導體柱狀物33係配置成垂直於該等半導體本體線24。換句話說，形成使該等埋入式位元線28設置在該等半導體柱狀物33下方之垂直結構。該等半導體本體線24及該等半導體柱狀物33做 為主動區域。該等半導體本體線24係藉由該第一內層介電層30(見第4F圖)而彼隔離，以及具有朝相同於該等埋入式位元線28之方向延伸之線狀。該等半導體柱狀物33係以垂直於該等半導體本體線24之方式延伸之柱狀物。以一個單位單元來形成該等半導體柱狀物33。於是，複數個半導體柱狀物33係形成於一半導體本體線24上及藉由該等第三溝槽37來彼此分隔。該等第三溝槽37可以具有一沒有暴露該等埋入式位元線28之深度。
該等半導體柱狀物33具有形成有垂直通道電晶體之源極/汲極區域及通道區域之結構。複數個半導體柱狀物33可以在該等半導體本體線24上具有一矩陣型陣列。該等半導體柱狀物33可以包括矽柱狀物。例如，該等半導體柱狀物33可以包括單晶矽柱狀物。
參考第5B圖，形成一第三導電層39A，以部分填充該等第三溝槽37。在形成該第三導電層39A前，可以形成一閘極介電層38A。該閘極介電層38A可以藉由氧化該等半導體柱狀物33之側壁及該等半導體本體線24之上表面來形成。該第三導電層39A係藉由使用一低電阻物質所形成。例如，可以使用一金屬層。該金屬層可以包括鈦層、氮化鈦層、鎢層或之類。可以藉由連續地實施平坦化及回蝕刻，使該第三導電層39A凹陷。
參考第5C圖，藉由在沉積一介電層後，實施回蝕刻，形成間隔物40。該等間隔物40可以包括氮化層。
藉由使用該等間隔物40做為一蝕刻阻障，蝕刻該第三導電層39A。於是，在該等半導體柱狀物33之兩個側 壁上形成字元線39。該等字元線39係朝該第二方向來形成，該第二方向係與該等埋入式位元線28相交之方向。該等字元線39亦做為垂直閘極電極。在另一實施例中，可以形成該等字元線39，以包圍該等半導體柱狀物33。在另一示範性實施例中，在形成環狀垂直閘極電極，以包圍該等半導體柱狀物33後，該等字元線39可以連接該等垂直閘極電極。在一不同示範性實施例中，在形成垂直閘極電極後，該等字元線39可以形成於該等半導體柱狀物33上，以經由閘極接點來連接。
雖然未顯示，在形成儲存節點接觸插塞(SNC)(其隨後與該等半導體柱狀物33連接)後，可以在該等儲存節點接觸插塞上形成電容器。該等電容器包括儲存節點。在另一實施例中，該等儲存節點可以具有一相似於柱狀物或凹狀之形狀。雖然未顯示，但是隨後形成一介電層及上電極。
依據本發明之實施例的半導體裝置可以包含於一記憶體單元及一記憶體單元陣列中。位元線及字元線可以根據一行解碼器及一列解碼器所施加之電壓來儲存或輸出資料，該行解碼器及該列解碼器係與該記憶體單元陣列連接。
依據本發明之實施例的記憶體單元陣列可以包含於一記憶體裝置中。該記憶體裝置可以包括一記憶體單元陣列、一列解碼器、一行解碼器、一感測放大器等。該列解碼器在該記憶體單元陣列之字元線中選擇一對應於一要實施讀取操作或寫入操作之記憶體單元的字元線， 以及輸出一字元線選擇信號至該半導體記憶體單元陣列。再者，該行解碼器在該記憶體單元陣列之位元線中選擇一對應於於一要實施讀取操作或寫入操作之記憶體單元的位元線，以及輸出一位元線選擇信號至該記憶體單元陣列。此外，該感測放大器感測在一以該列解碼器及該行解碼器選擇之記憶體單元中所儲存之資料。
依據本發明之實施例的記憶體裝置可以應用至一動態隨機存取記憶體(DRAM)、一靜態隨機存取記憶體(SRAM)、一快閃記憶體、一鐵電隨機存取記憶體(FeRAM)、一磁性隨機存取記憶體(MRAM)、一相變隨機存取記憶體(PRAM)等。
上述記憶體裝置之主要產品群可以包括在桌上型電腦、膝上型電腦、伺服器中所使用之計算記憶體(computing memories)、具有各種規格之圖形記憶體(graphics memories)及隨著行動通信之發展而普及之行動記憶體(mobile memories)。並且，不僅可以提供該半導體裝置至像記憶卡(memory stick)、MMC、SD、CF、xD照片卡(xD picture card)及USB快閃裝置之可攜式儲存媒體，而且亦可提供至像MP3P、PMP、數位相機、攝錄影機及行動電話之各種數位應用。此外，該半導體裝置不僅可以應用至單一產品之半導體裝置，而且亦可應用至多晶片封裝(MCP)、晶片級硬碟(disk on chip)(DOC)及嵌入式裝置(embedded device)。另外，該半導體裝置可以應用至對像照相手機、網路攝影機及小型醫療攝影裝置之各種領域所提供之CMOS影像感測器(CIS)。
依據本發明之實施例的記憶體裝置可以使用於一記憶體模組中。該記憶體模組包括被安裝至一模組基板之複數個記憶體裝置、一使該等記憶體裝置能從一外部控制器接收控制信號(位址信號、指令信號及時鐘信號)之指令鏈路及一與該等記憶體裝置連接以傳送資料之資料鏈路。在此，該指令鏈路及該資料鏈路係以一相同或相似於傳統半導體模組中使用之方式所形成。在該記憶體模組中，可以安裝8個記憶體裝置至該模組基板之正面，以及記憶體裝置亦可以以相同方式安裝至該模組基板之背面。換句話說，記憶體裝置可以安裝至該模組基板之一面或兩面上，以及沒有限制所要安裝之記憶體裝置的數目。此外，沒有特別限制該模組基板之材料及結構。
依據本發明之實施例的記憶體模組可以使用於一記憶體系統中。該記憶體系統包括一控制器，該控制器在安裝有複數個記憶體裝置之至少一記憶體模組與一外部系統間提供一雙向介面，以控制該記憶體模組之操作。
依據本發明之實施例的記憶體系統可以使用於一電子裝置中。該電子裝置包括一記憶體系統及一處理器，該處理器係與該記憶體系統電連接。該處理器包括一中央處理單元(CPU)、一微處理器單元(MPU)、一微控制器單元(MCU)、一圖形處理單元(GPU)及一數位信號處理器(DSP)。藉由結合一做為一算術及邏輯操作單元之算術邏輯單元(ALU)與一讀取及分析指令以控制個別單元之控制單元(CU)，配置該CPU或該MPU。在該處理器係該 CPU或MPU之情況下，該電子裝置可以包括一電腦裝置或一行動終端機。並且，該GPU係一用於繪圖之CPU，其用以運算具有小數點之數字及做為一用以在螢幕上即時繪圖之處理器。在該處理器係該GPU之情況下，該電子裝置可以包括一圖形裝置(graphic device)。並且，該DSP意指一以高速將類比信號(例如，聲音)轉換成數位信號或將數位信號轉換成類比信號之處理器。該DSP主要計算數位值。在該處理器係該DSP之情況下，該電子裝置可以包括聲音及影像裝置(sound and image device)。此外，該處理器可以包括一加速處理器單元(APU)，該加速處理器單元係藉由將一CPU併入一GPU來配置及做為一顯示卡(graphic card)。
從上述可顯而易知，依據本發明之實施例，半導體柱狀物可以由高品質單晶矽所形成而沒有缺陷，以及因此，可以改善半導體裝置之可靠性。
並且，依據本發明之實施例，個別實施用以形成掩埋有埋入式位元線之半導體本體線及用以形成隨後形成有垂直通道之半導體柱狀物的蝕刻製程，以及因此，可防止該等半導體本體線及該等半導體柱狀物之傾斜。
再者，依據本發明之實施例，該等埋入式位元線沒有埋入該等半導體柱狀物間之溝槽中，而是形成於該等半導體柱狀物下方，藉此可以增加整合度，以及可以減少相鄰埋入式位元線間之寄生電容。
雖然已以該等特定實施例來描述本發明，但是熟知該項技藝者將顯而易知，可以實施各種變更及修改而不 脫離下面申請專利範圍所定義之本發明的精神及範圍。
11‧‧‧半導體基板
12‧‧‧硬罩層
13‧‧‧溝槽
14‧‧‧半導體本體線
15‧‧‧鈍化層
16‧‧‧埋入式位元線
17‧‧‧開口部
21‧‧‧半導體基板
22‧‧‧第一硬罩層圖案
22A‧‧‧第一硬罩層
23‧‧‧初步溝槽
23A‧‧‧上側壁
23B‧‧‧下側壁
24‧‧‧半導體本體線
24A‧‧‧初步半導體本體線
24A‧‧‧上表面
24B‧‧‧側壁表面
25‧‧‧犧牲層圖案
25A‧‧‧犧牲層
26‧‧‧間隔物
26A‧‧‧介電層
27‧‧‧球狀物
28‧‧‧埋入式位元線
28A‧‧‧第一導電層
28B‧‧‧初步位元線
29‧‧‧第一溝槽
30‧‧‧第一內層介電層
30A‧‧‧凹部
31‧‧‧熱製程
31A‧‧‧原子遷移
32‧‧‧填充層
32A‧‧‧填充層
33‧‧‧半導體柱狀物
33A‧‧‧第二導電層
33B‧‧‧初步半導體柱狀物
34‧‧‧第二硬罩層圖案
35‧‧‧第二溝槽
36‧‧‧第二內層介電層
37‧‧‧第三溝槽
38A‧‧‧閘極介電層
39‧‧‧字元線
39A‧‧‧第三導電層
40‧‧‧間隔物
101‧‧‧半導體基板
102‧‧‧半導體本體線
103‧‧‧半導體柱狀物
104‧‧‧埋入式位元線
104A‧‧‧埋入式位元線
104B‧‧‧埋入式位元線
105‧‧‧字元線
第1圖係描述傳統埋入式位元線之剖面圖。
第2A圖係描述依據本發明之第一實施例的一具有埋入式位元線之半導體裝置的立體圖。
第2B圖係描述依據本發明之第二實施例的一具有埋入式位元線之半導體裝置的立體圖。
第2C圖係描述依據本發明之第三實施例的一具有埋入式位元線之半導體裝置的立體圖。
第3A至3J圖係描述一形成依據本發明之第一實施例的半導體裝置之埋入式位元線的示範性方法之剖面圖。
第4A至4F圖係描述一形成依據本發明之第一實施例的半導體裝置之半導體柱狀物的示範性方法之剖面圖。
第5A至5C圖係描述一形成依據本發明之第一實施例的半導體裝置之字元線的示範性方法之剖面圖。
101‧‧‧半導體基板
102‧‧‧半導體本體線
103‧‧‧半導體柱狀物
104‧‧‧埋入式位元線
105‧‧‧字元線

Claims (16)

  1. 一種用以製造半導體裝置之方法，包括：形成以複數個溝槽來分隔之複數個半導體本體線，在該等複數個半導體本體線中埋入有複數個埋入式位元線；形成一填充該等複數個溝槽之每一者的填充層；形成一導電層於該等複數個半導體本體線及該填充層上；以及藉由蝕刻該導電層，形成複數個半導體柱狀物於該等複數個半導體本體線上；其中藉由以一熱製程使該等複數個半導體本體線之上部分流動，形成該填充層。
  2. 如申請專利範圍第1項之方法，其中該等複數個半導體本體線、該填充層及該等複數個半導體柱狀物包括單晶矽。
  3. 如申請專利範圍第1項之方法，其中埋入有該等複數個埋入式位元線之該等複數個半導體本體線的形成包括：蝕刻一半導體基板，以形成由複數個球形溝槽來分隔之該等複數個半導體本體線；形成部分填充該等複數個球形溝槽之複數個初步位元線；以及蝕刻以部分移除該等複數個初步位元線之部分及形成填充該等複數個球形溝槽之球狀物的側壁之該等複數個埋入式位元線。
  4. 如申請專利範圍第3項之方法，其中由該等球形溝槽來分隔之該等複數個半導體本體線的形成包括：蝕刻該半導體基板，以形成由複數個初步溝槽來分隔之複數個初步半導體本體線；形成部分填充該等複數個初步溝槽之複數個犧牲層圖案；形成複數個間隔物於該等複數個初步溝槽之上側壁上；移除該等複數個犧牲層圖案；以及藉由使用該等複數個間隔物做為一蝕刻阻障，蝕刻該等初步溝槽及形成該等球形溝槽。
  5. 如申請專利範圍第1項之方法，進一步包括：在該填充層之形成前，形成一部分填充該等溝槽之介電層。
  6. 如申請專利範圍第1項之方法，其中藉由使用該等複數個半導體本體線及該填充層做為晶種，經由磊晶成長形成該導電層。
  7. 如申請專利範圍第1項之方法，其中該等複數個半導體柱狀物之形成包括：藉由蝕刻一導電層，形成複數個線型初步半導體柱狀物；形成一填充該等複數個初步半導體柱狀物間之空間的內層介電層；以及藉由蝕刻該內層介電層及該等複數個初步半導體柱狀物，形成該等複數個半導體柱狀物。
  8. 一種用以製造半導體裝置之方法，包括：蝕刻一矽基板及形成以複數個溝槽來分隔之複數個矽本體線；在該等溝槽中形成其高度比該等複數個矽本體線的高度低的介電層；以一允許該等矽本體線矽遷移之熱製程在該介電層上形成一填充矽層；形成一矽層於該填充矽層上及該等複數個矽本體線上；以及藉由蝕刻該矽層及該填充矽層，形成複數個矽柱狀物於該等複數個矽本體線上，其中該等複數個矽柱狀物包括垂直通道電晶體之通道區域。
  9. 如申請專利範圍第8項之方法，其中該等複數個矽本體線及該填充矽層包括單晶矽。
  10. 如申請專利範圍第8項之方法，其中在一包含氫氣之環境下經由退火處理形成該填充矽層。
  11. 如申請專利範圍第10項之方法，其中藉由使用氫氣與一惰性氣體之混合物，實施該退火處理。
  12. 如申請專利範圍第8項之方法，進一步包括：在該填充矽層之形成前，清洗該等複數個矽本體線之表面。
  13. 如申請專利範圍第8項之方法，其中經由磊晶成長形成該矽層。
  14. 如申請專利範圍第8項之方法，其中該等複數個矽柱狀物之形成包括： 藉由蝕刻該矽層，形成複數個線型初步矽柱狀物；形成一填充該等複數個初步矽柱狀物間之空間的內層介電層；以及藉由蝕刻該內層介電層及該等複數個初步矽柱狀物，形成該等複數個矽柱狀物。
  15. 如申請專利範圍第8項之方法，其中該等複數個溝槽包括球形溝槽，以及其中該方法進一步包括：在該等複數個矽本體線之形成後，形成填充該等球形溝槽之複數個初步位元線；以及蝕刻來部分移除該等複數個初步位元線之部分及形成被埋入該等複數個矽本體線之兩個側壁中的複數個位元線。
  16. 如申請專利範圍第8項之方法，進一步包括：形成複數個字元線於該等複數個矽柱狀物之側壁上；以及形成與該等複數個矽柱狀物之上部分連接之電容器。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150020848A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 동작 전류가 개선된 수직 채널 pmos 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 pmos 트랜지스터의 제조방법
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US9252026B2 (en) * 2014-03-12 2016-02-02 Cypress Semiconductor Corporation Buried trench isolation in integrated circuits
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10825867B2 (en) * 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10840254B2 (en) 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
US10818673B2 (en) * 2018-10-03 2020-10-27 Micron Technology, Inc. Methods of forming integrated assemblies having conductive material along sidewall surfaces of semiconductor pillars
KR20210042223A (ko) 2019-10-08 2021-04-19 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
CN112864097B (zh) * 2021-01-14 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
KR20220159526A (ko) * 2021-05-25 2022-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN113540095B (zh) * 2021-07-19 2023-10-24 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030068885A1 (en) * 2001-10-08 2003-04-10 Woo Seock Cheong Method of forming a contact plug for a semiconductor device
US20060017088A1 (en) * 2004-07-20 2006-01-26 Abbott Todd R DRAM layout with vertical FETS and method of formation
US20100015776A1 (en) * 2008-07-15 2010-01-21 Neng-Kuo Chen Shallow Trench Isolation Corner Rounding
US20100237405A1 (en) * 2009-03-23 2010-09-23 Jong-Han Shin Semiconductor device with vertical transistor and method for fabricating the same
US20100308466A1 (en) * 2009-06-03 2010-12-09 Elpida Memory, Inc Semiconductor device and method of manufacturing semiconductor device
US20110045670A1 (en) * 2009-03-10 2011-02-24 Kim Hyoung Joon Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug
US20120146221A1 (en) * 2010-12-08 2012-06-14 Shim Seung-Hyun Method for fabricating semiconductor device with side contact

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US6383864B2 (en) * 1997-09-30 2002-05-07 Siemens Aktiengesellschaft Memory cell for dynamic random access memory (DRAM)
US6746933B1 (en) 2001-10-26 2004-06-08 International Business Machines Corporation Pitcher-shaped active area for field effect transistor and method of forming same
KR100625142B1 (ko) 2005-07-05 2006-09-15 삼성전자주식회사 반도체 장치의 제조 방법
US8586479B2 (en) * 2012-01-23 2013-11-19 Applied Materials, Inc. Methods for forming a contact metal layer in semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030068885A1 (en) * 2001-10-08 2003-04-10 Woo Seock Cheong Method of forming a contact plug for a semiconductor device
US20060017088A1 (en) * 2004-07-20 2006-01-26 Abbott Todd R DRAM layout with vertical FETS and method of formation
US20100015776A1 (en) * 2008-07-15 2010-01-21 Neng-Kuo Chen Shallow Trench Isolation Corner Rounding
US20110045670A1 (en) * 2009-03-10 2011-02-24 Kim Hyoung Joon Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug
US20100237405A1 (en) * 2009-03-23 2010-09-23 Jong-Han Shin Semiconductor device with vertical transistor and method for fabricating the same
US20100308466A1 (en) * 2009-06-03 2010-12-09 Elpida Memory, Inc Semiconductor device and method of manufacturing semiconductor device
US20120146221A1 (en) * 2010-12-08 2012-06-14 Shim Seung-Hyun Method for fabricating semiconductor device with side contact

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