KR20030058039A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하고, 상기 구조 상부에 식각방지막과 코아절연막을 형성한 다음, 상기 코아절연막 상부에 루테늄(Ru)막의 형성을 저해하는 고유전율 산화막을 소정 두께 형성한 후 저장전극 마스크를 식각마스크로 상기 고유전율 산화막, 코아절연막 및 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성한 다음, 상기 트렌치의 내부에 Ru막을 선택적으로 형성하여 오목형(concave) 저장전극을 형성함으로써 저장전극을 분리하기 위한 별도의 공정을 필요로 하지 않고, 저장전극 형성 후 상기 고유전율 산화막을 제거할 필요가 없기 때문에 공정을 단순하게 하고, 그에 따른 반도체소자의 특성이 저하되는 것을 방지하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Manufacturing method for capacitor of semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 코아절연막 상부에 Ru막이 형성되는 것을 저해하는 고유전율 산화막을 추가로 형성한 후 선택적으로 Ru막을 형성하여 별도의 식각공정 없이 오목형 저장전극을 형성함으로써 공정을 단순하게 하고 그에 따른 반도체소자의 특성을 향상시키는 반도체소자의 캐패시터 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 소자의 동작에 필요한 최소한의 캐패시터의 정전용량은 줄어드는데 한계가 있다. 이에 작은 면적에 최소한의 정전용량(C)을 확보하기 위하여 많은 노력을 기울이고 있다. 정전용량은 유전율(ε)과 저장전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례하므로 정전용량을 증가시키는 방법으로는 여러가지가 있을 수 있지만, 그 중에서 유전율이 큰 고유전체인 BST((Ba1-xSrx)TiO3), PZT(Pb(ZrTi1-x)O3), Ta2O5등을 이용하여 캐패시터의 정전용량을 증가시키는 방법이 현재 많이 연구되고 있다.
또한, 종래에는 전극 물질로서 다결정실리콘이 주로 사용되었으나, 상기 고유전체를 이용하여 캐패시터를 형성하는 경우 Ru, Ir, Pt 등의 귀금속이 전극 물질로 사용되고 있다.
이하, 종래기술에 따른 반도체소자의 캐패시터 형성방법에 대하여 설명한다.
먼저,반도체기판 상부에 소자분리절연막 및 워드라인을 형성한다.
다음, 상기 반도체기판 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 폴리 플러그를 구비하는 제1층간절연막을 형성한다.
그 다음, 상기 폴리 플러그 중 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인을 형성한다.
다음, 전체표면 상부에 제2층간절연막을 형성한다.
그 다음, 저장전극 콘택 마스크를 식각마스크로 상기 제2층간절연막을 식각하여 상기 폴리 플러그를 노출시키는 저장전극 콘택홀을 형성한다.
다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다. 이때, 상기 저장전극 콘택플러그는 TiN막 등의 전도성 질화막으로 형성된다.
그 다음, 전체표면 상부에 식각방지막 및 코아절연막을 형성한다.
다음, 저장전극 마스크를 식각마스크로 상기 코아절연막과 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성한다.
그 다음, 전체표면 상부에 저장전극용 Ru막을 금속유기화학증착(metal organic chemical vapor deposition)방법으로 증착한다.
다음, 상기 저장전극용 Ru막 상부에 감광막을 도포하여 평탄화시킨다. 이때, 상기 감광막은 SOG(spin on glass)막으로 대체할 수도 있다.
그 다음, 상기 감광막과 저장전극용 Ru막을 전면식각공정으로 제거하여 저장전극을 형성한다. 이때, 상기 전면식각공정은 상기 코아절연막을 식각장벽으로 사용하여 실시되고, 전면식각공정 후 상기 저장전극 사이에 감광막이 잔존한다.
다음, 상기 저장전극 사이에 잔존하는 감광막을 제거하여 오목형(concave) 저장전극을 노출시킨다. 이때, 상기 감광막은 O2플라즈마를 이용한 건식식각 또는 건식식각공정으로 제거한다.
한편, 상기 감광막 대신 SOG막이 사용된 경우에는 HF를 포함한 수용액을 이용한 습식식각공정으로 제거한다.
여기서, 상기 감광막을 제거한 후 코아절연막을 제거하면 실린더(cylinder)형 저장전극이 형성된다.
그 다음, 전체표면 상부에 고유전체막과 플레이트전극용 도전층을 형성한다.
다음, 플레이트전극 마스크를 식각마스크로 상기 플레이트전극용 도전층과 고유전체막을 식각하여 플레이트전극과 고유전체막패턴을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, Ru막을 이용하여 오목형(concave) 또는 실린더(cylinder)형 저장전극을 형성하는 경우 저장전극의 표면을 노출시키기 위하여 저장전극 내외에 잔존하는 박막을 제거할 때 저장전극이 손상되고, 저장전극 하부의 저장전극 콘택플러그의 전도성 질화막이 산화되어 캐패시터의 전기적 특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극 콘택플러그가 구비되는 층간절연막 상부에 식각방지막과 코아절연막을 형성하고, 상기 코아절연막 상부에 Ru막의 형성을 저해하는 고유전율 산화막을 형성한 다음, 저장전극 마스크를 식각마스크로 상기 고유전율 산화막, 코아절연막 및 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성한 후 상기 트렌치의 내부에 선택적으로 Ru막을 형성하여 저장전극을 형성함으로써 별도의 식각공정 없이 상기 Ru막의 상부를 분리시켜 오목형 저장전극을 형성하여 공정을 단순화시키고, 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터의 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 제1층간절연막
15 : 폴리 플러그 17 : 제2층간절연막
19 : 저장전극 콘택플러그 21 : 식각방지막
23 : 코아절연막 25 : 고유전율 산화막
27 : 저장전극 29 : 고유전체막
31 : 플레이트전극용 도전층
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터의 형성방법은,
반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,
전체표면 상부에 식각방지막과 코아절연막 및 고유전율 산화막의 적층구조를 형성하는 공정과,
저장전극 마스크를 식각마스크로 상기 고유전율 산화막을 식각하여 고유전율 산화막패턴을 형성하는 공정과,
상기 고유전율 산화막패턴을 하드마스크로 상기 코아절연막 및 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성하는 공정과,
상기 트렌치의 표면에 선택적으로 Ru막을 형성하여 오목형 저장전극을 형성하는 공정과,
전체표면 상부에 고유전체막 및 플레이트전극을 형성하는 공정과,
상기 식각방지막과 코아절연막 적층구조의 두께는 6000 ∼ 20000Å 인 것과,
상기 고유전율 산화막은 스퍼터링방법, 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 1000Å 두께 형성되는 것과,
상기 고유전율 산화막은 Al2O3, La2O3, Y2O3, TiO2, HfO2, ZrO2, CeO2, Ta2O5, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3, Pb(Zr, Ti)O3및 이들의 조합으로 이루어지는군에서 선택되는 것으로 형성되는 것과,
상기 Ru막은 Tris(Octan-2,4-dionato)Ruthenium [(Ru(OD)3, Ru(C8H13O2)3]을 원료물질로 사용하는 금속유기화학증착법으로 100 ∼ 500Å 두께 형성되는 것과,
상기 Ru막은 240 ∼ 280℃ 온도의 산소를 포함한 기체 분위기에서 형성되는 것과,
상기 Ru막은 500 ∼ 700℃의 질소 또는 아르곤 분위기에서 10 ∼ 180초 동안 급속열처리하여 치밀화되는 것과,
상기 Ru막은 300 ∼ 500℃의 N2O 또는 NH3분위기 및 플라즈마가 인가된 상태에서 10 ∼ 180초 동안 급속열처리공정 또는 퍼니스를 이용한 열처리공정으로 표면 처리된 것과,
상기 고유전체막은 금속유기화학증착법 또는 원자층증착법으로 50 ∼ 300Å 두께 형성되는 것과,
상기 고유전체막은 Al2O3, La2O3, Y2O3, TiO2, HfO2, ZrO2, CeO2, Ta2O5, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3, Pb(Zr, Ti)O3및 이들의 조합으로 이루어지는 군에서 선택되는 것으로 형성되는 것과,
상기 고유전체막은 500 ∼ 700℃의 O2/N2혼합가스 분위기 또는 O2/Ar 혼합가스 분위기에서 10 ∼ 180초 동안 급속열처리하여 치밀화되는 것과,
상기 고유전체막은 300 ∼ 500℃의 N2O 또는 NH3분위기 및 플라즈마가 인가된 상태에서 10 ∼ 180초 동안 급속열처리공정 또는 퍼니스를 이용한 열처리공정으로 표면 처리되는 것과,
상기 플레이트전극은 Pt, Ru, Ir, IrO2, RuO2, SrRuO3, (Ba, Sr)RuO3및 이들의 조합으로 이루어진 군에서 선택되는 것으로 형성되는 것과,
상기 플레이트전극은 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 300Å 두께 형성되는 것과,
상기 플레이트전극은 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 300Å 두께 형성한 다음, 스퍼터링법으로 300 ∼ 1000Å 두께 추가하여 형성되는 것을 특징으로 한다.
한편, 본 발명의 원리는 전극물질로 사용되는 Ru막의 형성을 저해하는 고유전율 산화막을 코아절연막 상부에 추가로 형성하고, 트렌치를 형성한 다음, 상기 트렌치의 표면에만 Ru막을 선택적으로 형성하여 저장전극을 분리하기 위한 별도의 식각공정을 실시하지 않는 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.
먼저,반도체기판(11) 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 폴리 플러그(15)가 구비되는 제1층간절연막(13)을 형성한다.
다음, 전체표면 상부에 제2층간절연막(17)을 형성한다.
그 다음, 저장전극 콘택마스크를 식각마스크로 상기 제2층간절연막(17)을 식각하여 상기 폴리 플러그(15)를 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.
다음, 전도성 질화물을 이용하여 상기 저장전극 콘택홀을 매립하는 저장전극 콘택 플러그(19)를 형성한다. 이때, 상기 전도성 질화물은 TiN막 등이 사용되고, 폴리 플러그(15)와의 콘택저항을 감소시키기 위하여 전도성 질화물과 폴리 플러그(15) 간에 TiSi2등의 박막을 형성할 수 있다.
그 다음, 전체표면 상부에 식각방지막(21)과 코아절연막(23)을 형성한다. 이때, 상기 식각방지막(21)은 Si3N4막 등의 비전도성 질화물로 형성할 수 있고, 상기 코아절연막(23)은 USG(undoped silicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 또는 PETEOS(plasma enhanced tetra ethyl ortho silicate glass) 등의 실리콘 산화물로 형성할 수 있다. 여기서, 상기 식각방지막(21)과 코아절연막(23) 적층구조의 두께는 6000 ∼ 20000Å으로 형성한다. (도 1 참조)
다음, 상기 코아절연막(23) 상부에 고유전율 산화막(25)을 스퍼터링방법, 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 1000Å 두께 형성한다. 이때, 상기 고유전율 산화막(25)은 Al2O3, La2O3, Y2O3, TiO2, HfO2, ZrO2, CeO2, Ta2O5, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3또는 Pb(Zr, Ti)O3을 이용하여 단일층 또는 복수층으로 형성한다.
그 다음, 저장전극 마스크를 식각마스크로 상기 고유전율 산화막(25)을 식각하여 고유전율 산화막(25) 패턴을 형성한다.
다음, 상기 고유전율 산화막(25) 패턴을 하드마스크로 이용하여 상기 코아절연막(23) 및 식각방지막(21)을 식각하여 상기 저장전극 콘택플러그(19)를 노출시키는 트렌치(26)를 형성한다.
그 다음, 상기 트렌치(26) 표면에 선택적으로 Ru막을 형성하여 오목형 저장전극(27)을 형성한다. 이때, 상기 Ru막은 Tris(Octan-2,4-dionato)Ruthenium[(Ru(OD)3, Ru(C8H13O2)3]을 원료물질로 사용하는 금속유기화학증착법으로 형성하되, 240 ∼ 280℃의 산소를 포함한 기체 분위기에서 100 ∼ 500Å 두께로 형성된다.
다음, 상기 Ru막의 치밀화를 위하여 급속열처리공정을 실시한다. 이때, 상기 급속열처리공정은 500 ∼ 700℃의 질소 또는 아르곤 분위기에서 10 ∼ 180초 동안 실시한다.
그 다음, 상기 Ru막의 표면 처리를 위하여 급속열처리공정 또는 퍼니스를 이용한 열처리공정을 실시한다. 이때, 상기 급속열처리공정 또는 퍼니스를 이용한 열처리공정은 300 ∼ 500℃의 N2O 또는 NH3분위기 및 플라즈마가 인가된 상태에서 10 ∼ 180초 동안 실시한다.
여기서, 상기 Ru막은 상기 고유전율 산화막(25) 표면에 형성되지 않으므로 별도의 식각공정 없이 오목형 저장전극(27)을 형성할 수 있다.
다음, 전체표면 상부에 고유전체막(29)을 금속유기화학증착법 또는 원자층증착법으로 50 ∼ 300Å 두께 형성한다. 이때, 상기 고유전체막(29)은 Al2O3, La2O3, Y2O3, TiO2, HfO2, ZrO2, CeO2, Ta2O5, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3또는 Pb(Zr, Ti)O3을 이용하여 단일층 또는 복수층으로 형성한다.
그 다음, 상기 고유전체막(29)의 치밀화를 위하여 급속열처리공정을 실시한다. 이때, 상기 급속열처리공정은 500 ∼ 700℃의 O2/N2혼합가스 분위기 또는 O2/Ar 혼합가스 분위기에서 10 ∼ 180초 동안 실시한다.
다음, 상기 고유전체막(29)의 표면 처리를 위하여 급속열처리공정 또는 퍼니스를 이용한 열처리공정을 실시한다. 이때, 상기 급속열처리공정 또는 퍼니스를 이용한 열처리공정은 300 ∼ 500℃의 N2O 또는 NH3분위기 및 플라즈마가 인가된 상태에서 10 ∼ 180초 동안 실시한다.
그 다음, 상기 고유전체막(29) 상부에 플레이트전극용 도전층(31)을 형성한다. 이때, 상기 플레이트전극용 도전층(31)은 Pt, Ru, Ir, IrO2, RuO2, SrRuO3또는 (Ba, Sr)RuO3를 이용하여 단일층 또는 복수층으로 형성한다.
또한, 상기 플레이트전극용 도전층(31)은 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 300Å 두께 형성한다. 이때, 플레이트전극의 구조적 안정성을 위하여 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 300Å 두께 형성한 다음, 스퍼터링법으로 300 ∼ 1000Å 두께 추가하여 형성할 수도 있다. (도 5 참조)
다음, 플레이트전극 마스크를 식각마스크로 상기 플레이트전극용 도전층(31) 및 고유전체막(29)을 식각하여 캐패시터를 완성한다. (도 5 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하고, 상기 구조 상부에 식각방지막과 코아절연막을 형성한 다음, 상기 코아절연막 상부에 Ru막의 형성을 저해하는 고유전율 산화막을 소정 두께 형성한 후 저장전극 마스크를 식각마스크로 상기 고유전율 산화막, 코아절연막 및 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성한 다음, 상기 트렌치의 내부에 Ru막을 선택적으로 형성하여 오목형(concave) 저장전극을 형성함으로써 저장전극을 분리하기 위한 별도의 공정을 필요로 하지 않고, 저장전극 형성 후 상기 고유전율 산화막을 제거할 필요가 없기 때문에 공정을 단순하게 하고, 그에 따른 반도체소자의 특성이 저하되는 것을 방지하는 이점이 있다.

Claims (15)

  1. 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,
    전체표면 상부에 식각방지막과 코아절연막 및 고유전율 산화막의 적층구조를 형성하는 공정과,
    저장전극 마스크를 식각마스크로 상기 고유전율 산화막을 식각하여 고유전율 산화막패턴을 형성하는 공정과,
    상기 고유전율 산화막패턴을 하드마스크로 상기 코아절연막 및 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성하는 공정과,
    상기 트렌치의 표면에 선택적으로 Ru막을 형성하여 오목형 저장전극을 형성하는 공정과,
    전체표면 상부에 고유전체막 및 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 식각방지막과 코아절연막 적층구조의 두께는 6000 ∼ 20000Å 인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 고유전율 산화막은 스퍼터링방법, 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 1000Å 두께 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 고유전율 산화막은 Al2O3, La2O3, Y2O3, TiO2, HfO2, ZrO2, CeO2, Ta2O5, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3, Pb(Zr, Ti)O3및 이들의 조합으로 이루어지는 군에서 선택되는 것으로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 Ru막은 Tris(Octan-2,4-dionato)Ruthenium)[(Ru(OD)3, Ru(C8H13O2)3]을 원료물질로 사용하는 금속유기화학증착법으로 100 ∼ 500Å 두께 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 Ru막은 240 ∼ 280℃ 온도의 산소를 포함한 기체 분위기에서 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 Ru막은 500 ∼ 700℃의 질소 또는 아르곤 분위기에서 10 ∼ 180초 동안 급속열처리하여 치밀화된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 Ru막은 300 ∼ 500℃의 N2O 또는 NH3분위기 및 플라즈마가 인가된 상태에서 10 ∼ 180초 동안 급속열처리공정 또는 퍼니스를 이용한 열처리공정으로 표면 처리된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    상기 고유전체막은 금속유기화학증착법 또는 원자층증착법으로 50 ∼ 300Å 두께 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 고유전체막은 Al2O3, La2O3, Y2O3, TiO2, HfO2, ZrO2, CeO2, Ta2O5, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3, Pb(Zr, Ti)O3및 이들의 조합으로 이루어지는 군에서 선택되는 것으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 고유전체막은 500 ∼ 700℃의 O2/N2혼합가스 분위기 또는 O2/Ar 혼합가스 분위기에서 10 ∼ 180초 동안 급속열처리하여 치밀화되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 제 1 항에 있어서,
    상기 고유전체막은 300 ∼ 500℃의 N2O 또는 NH3분위기 및 플라즈마가 인가된 상태에서 10 ∼ 180초 동안 급속열처리공정 또는 퍼니스를 이용한 열처리공정으로 표면 처리되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. 제 1 항에 있어서,
    상기 플레이트전극은 Pt, Ru, Ir, IrO2, RuO2, SrRuO3, (Ba, Sr)RuO3및 이들의 조합으로 이루어진 군에서 선택되는 것으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  14. 제 1 항에 있어서,
    상기 플레이트전극은 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 300Å 두께 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  15. 제 1 항 또는 제 14 항에 있어서,
    상기 플레이트전극은 금속유기화학증착법 또는 원자층증착법으로 100 ∼ 300Å 두께 형성한 다음, 스퍼터링법으로 300 ∼ 1000Å 두께 추가하여 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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