KR100929322B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, PSG 산화막과 TEOS 산화막의 식각을 각각 수행하여 저장전극 영역을 형성함으로써, 상기 PSG 산화막의 하부 CD가 상기 TEOS 산화막의 하부 CD와 독립적일 수 있도록 하며, 상기 PSG 및 TEOS 산화막 식각 시 보잉(Bowing) 현상이 방지되고, 상기 PSG 산화막과 상기 TEOS 산화막 식각 시 동일한 마스크를 사용함으로써, 마스크 제작 비용을 절감하며, 오버레이 마진이 향상되는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 문제점을 도시한 사진도.

도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.

< 도면의 주요 부분에 대한 부호 설명 >

200 : 반도체 기판 205 : 저장전극 콘택

210 : 식각 정지막 220 : 제 1 희생 산화막

225 : 제 1 마스크 패턴 230a : 제 1 저장전극 영역

230b : 제 2 저장전극 영역 235 : 질화막

240 : 제 2 희생 산화막 243 : 저장전극 영역

245 : 하부 전극 250 : 유전체막

255 : 상부 전극

본 발명은 반도체 소자의 제조 방법에 관한 것으로, PSG 산화막과 TEOS 산화막의 식각을 각각 수행하여 저장전극 영역을 형성함으로써, 상기 PSG 산화막의 하부 CD가 상기 TEOS 산화막의 하부 CD와 독립적일 수 있도록 하며, 상기 PSG 및 TEOS 산화막 식각 시 보잉(Bowing) 현상이 방지되고, 상기 PSG 산화막과 상기 TEOS 산화막 식각 시 동일한 마스크를 사용함으로써, 마스크 제작 비용을 절감하며, 오버레이 마진이 향상되는 기술을 개시한다.

일반적으로, 디램(DRAM: Dynamic Random Access Memory) 셀은 저장될 정보를 나타내는 전하를 저장하기 위한 캐패시터와, 이 캐패시터에 저장된 전하를 어드레싱하는 트랜지스터를 포함한다.

통상 반도체 기판상에 형성되는 트랜지스터는 소스/드레인 영역 사이에 흐르는 전류를 제거하는 게이트 전극을 포함한다. 캐패시터에 저장된 전하는 트랜지스터를 통하여 액세스 된다.

한편, 캐패시터에 저장되는 전하의 용량을 정전용량(C: Capacitance)이라 하며, 이 값이 클수록 많은 정보를 저장할 수 있다.

캐패시터에 대한 정전용량은 다음의 수학식 1과 같이 나타낼 수 있다. 이때, ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극 사이에 떨어진 거리이고, A는 두 전극의 유효 표면적을 의미한다. 수학식 1에서 알 수 있듯이, 유전율(ε)이 큰 유전체막을 사용할수록, 두 전극 사이의 거리(d)를 줄일수록, 그리고 두 전극의 표면적(A)을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있다.

여기서, ε은 유전률, A는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. 전극의 유효 면적을 증가시키기 위해 캐패시터를 콘캐이브(Concave) 구조, 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 변경하였다.

콘캐이브 구조의 캐패시터는 층간 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부 전극을 형성시키고, 그 상부에 유전체막과 상부 전극을 적층하여 형성한다. 반도체 소자가 점점 더 고집적화되면서 콘캐이브 구조의 캐패시터로도 제한된 셀 면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되었다. 따라서, 콘캐이브 구조의 캐패시터보다 큰 표면적을 제공할 수 있는 실린더 구조의 캐패시터가 제안되었다.

실린더 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부 전극을 형성한 후, 층간 절연막을 제거시키고, 남은 하부 전극 상부에 유전체막과 상부 전극을 적층하여 형성한다. 실린더 구조의 캐패시터는 하부 전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘캐이브 구조의 캐패시터보다 큰 정전용량을 가질 수 있다. 이러한 실린더 구조의 캐패시터 형성 시 딥-아웃 공정이 필수적이다.

도 1은 종래 기술에 따른 실린더형 캐패시터 형성의 문제점을 도시한 사진도이다.

도 1 (ⅰ)은 저장전극 영역 중앙부에 MPS 공정이 진행된 모습을 도시한 사진이며, 도 1 (ⅱ)는 저장전극 영역 하부에 MPS 공정이 진행된 모습을 도시한 사진이다.

상기 도 1을 참조하면, 저장전극 형성을 위한 희생 산화막의 높이가 점점 증가함에 따라 상기 희생 산화막의 식각 공정 시 저장전극 영역 상부와 상기 저장전극 영역 하부의 슬로프(Slope)가 심해지며, 상기 저장전극 영역 상부의 CD(Critical Dimension)에 비해 상대적으로 저장전극 하부의 CD가 좁아지는 현상을 유발시키며, 후속 공정 시 캐패시터의 용략 확보를 위해 추가적으로 진행되는 MPS(Meta stable Poly Silicon) 공정 진행 시 저장전극 영역 하부의 MPS 성장이 취약해지는 문제가 있다.

도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 상기 '도 1'의 문제점을 해결하기 위해 PSG 산화막과 상기 PSG 산화막에 비해 식각 선택비가 낮은 TEOS 산화막의 적층구조로 희생산화막을 형성한 모습을 도시한 것이다.

도 2a를 참조하면, 저장전극 콘택(105)이 구비된 반도체 기판(100) 상부에 식각 정지막(110)을 형성한다.

다음에, 식각 정지막(110) 상부에 저장전극용 희생 산화막(120)을 형성한다.

여기서, 희생 산화막(120)은 PSG(Phosphorus Silica Glass) 산화막(120a) 및 PE-TEOS막(120b)의 적층구조로 구성된다.

다음에, 상기 마스크 패턴(미도시)을 제거한다.

도 2b를 참조하면, 희생 산화막(120) 상부에 저장전극 영역(125)을 정의하는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴(미도시)을 마스크로 희생 산화막(120) 및 식각 정지막(110)을 식각하여 저장전극 콘택(105)이 노출되도록 한다.

도 2c를 참조하면, 저장전극 영역(125)을 포함하는 전체 표면에 일정 두께의 하부 도전막(미도시)을 형성한 후 희생 산화막(120)이 노출될 때까지 하부 도전막(미도시)을 전면 식각하여 하부 전극(130)을 형성한다.

이때, 하부 전극(130)은 인접한 저장전극 영역(125)에 위치한 하부 전극(130)과 분리된다.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 상기 TEOS 산화막의 하부에서 1차적으로 CD(Critical Dimension)가 좁아지는 문제가 있으며, PSG 산화막의 높은 식각 선택비로 인하여 한번의 식각만으로는 PSG 산화막 하부에 보잉(Bowing) 현상이 발생하며, 상기 저장전극 영역 상부 CD와 상기 저장전극 영역 하부의 CD 균일도(Uniformity) 확보에 한계가 있어 소자의 특성이 저하되는 문제가 있다.

상기 문제점을 해결하기 위하여, PSG 산화막과 TEOS 산화막의 식각을 각각 수행하여 저장전극 영역을 형성함으로써, 상기 PSG 산화막의 하부 CD가 상기 TEOS 산화막의 하부 CD와 독립적일 수 있도록 하며, 상기 PSG 및 TEOS 산화막 식각 시 보잉(Bowig) 현상이 방지되고, 상기 PSG 산화막과 상기 TEOS 산화막 식각 시 동일한 마스크를 사용함으로써, 마스크 제작 비용을 절감하며, 오버레이 마진을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 제조 방법은

저장전극 콘택이 구비된 반도체 기판 상부에 제 1 희생 산화막을 형성하는 단계와,

상기 제 1 희생 산화막을 식각하여 상기 저장전극 콘택을 노출시키는 단계와,

상기 제 1 저장전극 영역을 매립하는 질화막을 형성하는 단계와,

상기 제 1 저장전극 영역을 포함하는 전체 상부에 제 2 희생 산화막을 형성하는 단계와,

상기 제 2 희생 산화막을 식각하여 상기 제 1 저장전극 영역을 노출시키는 제 2 저장전극 영역을 형성하는 단계와,

상기 질화막을 제거하여 제 1 저장전극 영역 및 제 2 저장전극 영역으로 이루어진 저장전극 영역을 형성하는 단계를 포함하는 것과,

상기 제 1 희생 산화막은 PSG(Phosphorus Silica Glass) 산화막으로 형성하는 것과,

상기 제 2 희생 산화막은 TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성하는 것과,

상기 질화막을 형성하는 단계는 상기 제 1 저장전극 영역을 포함하는 전체 상부에 질화막을 형성한 후 상기 제 1 희생 산화막이 노출될때까지 평탄화 공정을 수행하여 진행하는 것과,

상기 평탄화 공정은 에치-백(Etch-Back) 또는 CMP 공정인 것과,

상기 질화막을 제거하는 공정은 습식 식각(Wet Etch)으로 진행하는 것과,

상기 저장전극 영역을 형성하는 단계 후

상기 저장전극 영역을 포함하는 전체 표면 상부에 하부 도전막을 형성하는 단계와,

상기 제 2 희생 산화막이 노출될때까지 평탄화 공정을 수행하는 단계와,

상기 제 1 및 제 2 희생 산화막을 제거하여 하부 전극을 형성하는 단계와,

상기 하부 전극을 포함하는 전체 표면에 유전체막을 형성하는 단계와,

상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.

도 3a를 참조하면, 저장전극 콘택(205)이 구비된 반도체 기판(200) 상부에 식각 정지막(210) 및 제 1 희생 산화막(220)을 형성한다.

여기서, 제 1 희생 산화막(220)은 PSG(Phosphorus Silica Glass)막으로 형성 하는 것이 바람직하다.

다음에, 제 1 희생 산화막(220) 상부에 제 1 저장전극 영역을 정의하는 제 1 마스크 패턴(225)을 형성한다.

도 3b를 참조하면, 제 1 마스크 패턴(225)을 마스크로 제 1 희생 산화막(220)을 식각하여 저장전극 콘택(230)을 노출시키는 제 1 저장전극 영역(230a)을 형성한다.

도 3c 및 도 3d를 참조하면, 저장전극 콘택(205)이 노출된 제 1 저장전극 영역(230a)을 포함하는 전체 상부에 질화막(235)을 형성하고, 제 1 희생 산화막(220)이 노출될때까지 평탄화 공정을 수행하여 제 1 저장전극 영역(230a)에 질화막(235)이 매립되도록 한다.

여기서, 상기 평탄화 공정은 에치-백(Etch-Back) 또는 CMP 공정인 것이 바람직하다.

이때, 제 1 저장전극 영역(230a)을 매립하는 질화막(235)은 제 1 저장전극 영역(230a)의 프로파일(Profile)을 유지하도록 하기 위해 형성하는 것이 바림직하다.

다음에, 전체 상부에 제 2 희생 산화막(240)을 형성한다.

여기서, 제 2 희생 산화막(240)은 제 1 희생 산화막(220) 보다 식각 선택비가 낮은 TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성하는 것이 바람직하다.

도 3e를 참조하면, 제 2 희생 산화막(240) 상부에 제 2 저장전극 영역(230b)을 정의하는 제 2 마스크 패턴(미도시)을 형성한다.

이때, 상기 제 2 마스크 패턴(미도시)은 제 1 마스크 패턴(225)과 동일한 노광 마스크를 이용한 사진 식각 공정으로 형성하는 것이 바람직하다.

다음에, 상기 제 2 마스크 패턴(미도시)을 마스크로 제 2 희생 산화막(240)을 식각하여 제 1 저장전극 영역(230a)에 매립된 질화막(235)을 노출시키는 제 2 저장전극 영역(230b)을 형성한다.

도 3f를 참조하면, 질화막(235)을 제거하여 저장전극 콘택(205)이 노출되는 저장전극 영역(243)을 형성한다.

이때, 저장전극 영역(243)은 제 1 저장전극 영역(230a)과 제 2 저장전극 영역(230b)으로 구성된다.

다음에, 저장전극 영역(243)을 포함하는 전체 표면에 하부 도전층(미도시)을 형성한 후 제 2 희생 산화막(240)이 노출될 때까지 상기 하부 도전막(미도시)을 전면 식각하여 하부 전극(245)을 형성한다.

이때, 하부 전극(245)은 인접한 저장전극 영역(243)에 위치한 하부 전극(245)과 분리된다.

도 3g를 참조하면, 딥-아웃(Dip-out) 공정을 수행하여 제 1 희생 산화막(220) 및 제 2 희생 산화막(240)을 제거한다.

다음에, 하부 전극(245)을 포함한 전체 표면 상부에 유전체막(250)을 형성한다.

그 다음, 유전체막(250) 상부에 플레이트 전극으로 사용되는 상부 전극(255)을 형성한다.

본 발명에 따른 반도체 소자의 제조 방법은 PSG 산화막과 TEOS 산화막의 식각을 각각 수행하여 저장전극 영역을 형성함으로써, 상기 PSG 산화막의 하부 CD가 상기 TEOS 산화막의 하부 CD와 독립적일 수 있도록 하며, 상기 PSG 및 TEOS 산화막 식각 시 보잉(Bowing) 현상이 방지되고, 상기 PSG 산화막과 상기 TEOS 산화막 식각 시 동일한 마스크를 사용함으로써, 마스크 제작 비용을 절감하며, 오버레이 마진(Overlay Margin)이 향상되어 소자의 특성이 향상되는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. 저장전극 콘택이 구비된 반도체 기판 상부에 제 1 희생 산화막을 형성하는 단계;

   상기 제 1 희생 산화막을 식각하여 상기 저장전극 콘택을 노출시키는 단계;

   상기 제 1 저장전극 영역을 매립하는 질화막을 형성하는 단계;

   상기 제 1 저장전극 영역을 포함하는 전체 상부에 제 2 희생 산화막을 형성하는 단계;

   상기 제 2 희생 산화막을 식각하여 상기 제 1 저장전극 영역을 노출시키는 제 2 저장전극 영역을 형성하는 단계; 및

   상기 질화막을 제거하여 제 1 저장전극 영역 및 제 2 저장전극 영역으로 이루어진 저장전극 영역을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 제 1 희생 산화막은 PSG(Phosphorus Silica Glass) 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 제 2 희생 산화막은 TEOS(Tetra Ethyl Ortho Silicate) 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 질화막을 형성하는 단계는 상기 제 1 저장전극 영역을 포함하는 전체 상부에 질화막을 형성한 후 상기 제 1 희생 산화막이 노출될때까지 평탄화 공정을 수행하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 4 항에 있어서,

   상기 평탄화 공정은 에치-백(Etch-Back) 또는 CMP 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제 1 항에 있어서,

   상기 질화막을 제거하는 공정은 습식 식각(Wet Etch)으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제 1 항에 있어서,

   상기 저장전극 영역을 형성하는 단계 후

   상기 저장전극 영역을 포함하는 전체 표면 상부에 하부 도전막을 형성하는 단계;

   상기 제 2 희생 산화막이 노출될때까지 평탄화 공정을 수행하는 단계;

   상기 제 1 및 제 2 희생 산화막을 제거하여 하부 전극을 형성하는 단계;

   상기 하부 전극을 포함하는 전체 표면에 유전체막을 형성하는 단계; 및

   상기 유전체막 상부에 상부전극을 형성하는 단계

   를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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