KR20010087943A

KR20010087943A - 커패시터 형성 방법

Info

Publication number: KR20010087943A
Application number: KR1020000011829A
Authority: KR
Inventors: 박제민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-03-09
Filing date: 2000-03-09
Publication date: 2001-09-26

Abstract

본 발명은 반도체 장치 제조 방법 중 커패시터 형성 방법을 개시한다. 스토리지 콘택플러그 형성 후 더미 절연막을 형성한 후 식각 저지막을 형성한다. 이 후 이 분야에서 잘 알려진 방법으로 실린더형 스토리지 전극을 형성한다. 이 때, 상기 더미 절연막의 두께만큼 상기 스토리지 전극의 내부 높이가 증대되지만, 외부 높이는 종래와 동일하여 단차 문제가 새롭게 제기되지 않으면서 전극 표면적 증대 효과를 가져올 수 있다.

Description

커패시터 형성 방법{METHOD OF FORMING A CAPACITOR}

본 발명은 반도체 장치 제조 방법에 관한 것으로써, 좀 더 구체적으로 커패시터 형성 방법에 관한 것이다.

디램(DRAM:Dynamic Random Access Memory)이 고집적화 되어 가면서 디자인룰(design rule)이 작아지고 디램을 구성하는 소자들의 크기가 작아지고 있다. 디램의 용량을 증대시키기 위해서는 단위 면적 내에 더 많은 셀(cell)을 형성하여야 하는데, 그 결과 셀 면적이 작아지고 셀을 구성하는 반도체 소자들, 즉, 트랜지스터(transistor) 및 커패시터(capacitor)의 크기가 작아질 수 밖에 없다. 이와같이 반도체 소자들의 크기가 작아지면서 기존에 발생하지 않았던 새로운 문제점들이 도출되는데, 특히 커패시터의 경우 심각한 문제점이 발생하고 있다. 디램이 정보를 저장하기 위해서는 전하(charge)를 저장할 수 있는 공간이 필요한데 커패시터가 이 역할을 수행한다. 현재의 기술에서 커패시터가 정보를 저장하기 위해서는 커패시턴스(capacitance)가 최소 25fF이 요구된다. 이 이하가 되면 소프트 에러(soft error)와 같은 현상으로 인하여 전하가 유실된다. 따라서, 커패시턴스를 25fF 이상으로 충분히 유지할 필요가 있다. 커패시턴스는 전극 표면적과 유전체의 유전율에 비례한다. 커패시턴스를 증대시키는 방법으로 유전율이 높은 유전체를 개발하여 사용하는 방법이 있지만 아직까지는 실용화가 어려운 현실이다. 그래서, 현재 대부분의 제품에서는 전극 표면적을 증대시키는 방법을 사용하고 있다. 셀 면적이 작아지면서 커패시터의 전극 표면적도 작아지기 때문에 최소한의 전극 표면적 확보가 필요하다. 최소의 커패시터 표면적에서 최대한의 전극 표면적을 확보하기 위해서 다양한 방법들이 제시되었지만 일반적으로 사용하는 방법은 실린더 구조를 갖는 스택형(stack type) 커패시터를 사용하는 것이다.

도 1a 및 도 1b는 종래의 실린더 구조를 갖는 커패시터 형성 방법을 순차적으로 보여주는 단면도이다.

도 1a를 참조하면, 반도체 기판(100) 상에 게이트 패턴(104)을 형성한다. 상기 게이트 패턴(104) 사이의 상기 반도체 기판(100) 내에 소오스/드레인 영역(102)을 형성한다. 상기 게이트 패턴(104) 사이에 콘택 패드(106)를 형성한다. 상기 게이트 패턴(104)을 포함하여 상기 기판(100) 전면에 제 1 층간 절연막(108)을 형성한다. 상기 콘택 패드(106) 상부에 비트라인 콘택플러그(110)를 형성한다. 상기 콘택플러그(110) 상에 비트라인(112)을 형성한다. 상기 제 1 층간 절연막(108) 상에 제 2 층간 절연막(114)을 형성한다. 상기 제 2 및 제 1 층간 절연막(114, 108)을 식각하여 상기 콘택 패드(106) 상부에 스토리지 전극(storage electrode) 콘택플러그(116)를 형성한다. 상기 콘택 플러그(116)를 포함하여 상기 제 2 층간 절연막(114) 전면에 식각 저지막(118)을 형성한다.

도 1b를 참조하면, 상기 식각 저지막(118) 상에 희생 절연막(도면에 미도시)을 약 10000Å 두께로 형성한다. 상기 희생 절연막의 높이가 후속 커패시터의 높이를 결정하게 된다. 상기 콘택플러그(116)가 노출되도록 상기 희생 절연막과 식각 저지막(118)을 패터닝(patterning)하여 개구부(도면에 미도시)를 형성한다. 상기 개구부 내벽에 도전막을 콘포말(conformal)하게 형성한다. 상기 희생 절연막을 제거하면 상기 도전막만 남아 커패시터의 스토리지 전극(120)이 형성된다. 상기 기판(100) 전면에 유전체막(122)과 커패시터의 상부 전극(124)을 형성한다. 이와 같이 형성된 커패시터는 디자인 룰의 감소로 셀 면적 감소시 커패시터의 평면적이 감소하게 된다. 따라서, 적정한 커패시터의 전극 표면적을 유지하기 위해서는 실린더 형태의 상기 스토리지 전극(122)의 높이가 증가되어야만 한다. 현재 10000Å정도의 높이로 사용하고 있지만 디자인 룰이 더 작아지면 높이를 증대시킬 수 밖에 없다. 그러나, 상기 스토리지 전극(122)의 높이를 10000Å 이상으로 높이면, 주변 영역과의 단차 문제가 발생할 뿐만 아니라 사진 공정시 DOF(Depth Of Focus) 마진 부족 및 스토리지 전극이 쓰러지는 문제점들이 발생할 수 있다.

본 발명의 목적은 커패시터의 스토리지 전극의 높이를 증대시킬 수 있는 커패시터 형성 방법을 제공하는 것이다.

도 1a 및 도 1b는 종래의 커패시터 형성 방법을 보여주는 단면도; 및

도 2a 내지 도 2d는 본 발명에 따른 커패시터 형성 방법을 순차적으로 보여주는 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

200 : 반도체 기판 202 : 소오스/드레인 영역

204 : 게이트 패턴 206 : 콘택 패드

212 : 비트라인 216 : 스토리지 콘택플러그

218 : 더미 절연막 220 : 식각 저지막

222 : 희생 절연막 226 : 스토리지 전극

228 : 유전체막 230 : 상부 전극

상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터 형성 방법은 반도체 기판 상에 콘택 플러그를 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 더미 절연막을 형성한다. 상기 더미 절연막 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 희생 절연막을 형성한다. 상기 콘택 플러그가 노출될 때까지 상기 희생 절연막, 더미 절연막 및 층간 절연막을 식각하여 개구부를 형성한다. 상기 개구부 바닥을 포함하여 측벽 상에 도전막을 콘포말(conformal)하게 형성한다. 상기 식각 저지막이 노출되도록 상기 희생 절연막을 제거한다.

(실시예)

도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 자세히 설명한다.

본 발명의 신규한 커패시터 형성 방법은 식각 저지막과 콘택 플러그 사이에 더미 절연막을 삽입하여 스토리지 전극의 높이를 증가시키면서 주변 영역과의 단차는 종전대로 유지시킨다.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 커패시터 형성 방법을 순차적으로 보여주는 단면도이다.

도 2a를 참조하면, 반도체 기판(200) 상에 게이트 패턴(gate pattern, 204)을 형성한다. 상기 게이트 패턴(204) 사이의 상기 기판(200) 상부에 이온 주입 공정을 통해 소오스/드레인(source/drain, 206) 영역을 형성한다. 상기 게이트 패턴(204) 사이를 도전 물질로 채워 콘택 패드(contact pad, 206)를 형성한다. 상기 반도체 기판(200) 전면에 제 1 층간 절연막(208)을 형성한다. 상기 제 1 층간 절연막(208)은 화학기상증착(CVD:Chemical Mechanical Deposition) 방식에 의한 USG(Undoped Silicate Glass)막을 사용한다. 상기 제 1 층간 절연막(208) 내에 비트라인 콘택플러그(210)를 형성한다. 상기 비트라인 콘택플러그(210) 상에 비트라인(bit line, 212)을 형성한다. 상기 비트라인(212)을 포함하여 상기 기판(200) 전면에 제 2 층간 절연막(214)을 형성한다. 상기 제 2 층간 절연막(214)은 화학기상증착 방식에 의한 BPSG(Boro-Phosphor Silicate Glass)막을 사용한다. 상기 제 2 층간 절연막(214) 내에 스토리지 콘택플러그(216)를 형성한다. 상기 스토리지 콘택플러그(216)를 포함하여 상기 제 2 층간 절연막(214) 상에 더미 절연막(dummy insulating layer, 218)을 형성한다. 상기 더미 절연막(218)은 상기 제 2 층간 절연막(214)과 동일한 막질, 즉, BPSG막을 사용한다. 상기 더미 절연막(218)의 두께가 증가된 커패시터의 높이를 결정하는데 본 발명에서는 약 2000Å 내지 3000Å 두께 범위를 갖는다. 상기 더미 절연막(218) 상에 식각 저지막(etch stopping layer, 220)을 형성한다. 상기 식각 저지막(220)은 예컨대, 실리콘 질화막을 사용한다.

도 2b를 참조하면, 상기 식각 저지막(220) 상에 희생 절연막(222)을 형성한다. 상기 희생 절연막(222)은 화학기상증착 방식에 의한 USG막을 사용하며, 약 10000Å 두께로 증착한다. 상기 희생 절연막(222)의 두께가 커패시터의 높이를 결정하게 된다. 사진 공정과 식각 공정을 통해 상기 스토리지 콘택플러그(216)가 노출되도록 상기 희생 절연막, 식각 저지막 및 더미 절연막(222, 220, 218)을 식각하여 개구부(opening, 224)를 형성한다.

도 2c를 참조하면, 상기 개구부(224) 바닥과 내측벽에 도전막을 콘포말(conformal)하게 형성한다. 그 결과 도 2c에서 보는 바와 같이, 상기 스토리지 콘택플러그(216)와 콘택하는 스토리지 전극(storage electrode, 226)이 형성된다. 종래에는 상기 더미 절연막(218)이 없어서 상기 희생 산화막(222)의 두께만으로 상기 스토리지 전극(226)의 높이를 결정하였지만, 본 발명에서는 상기 더미 절연막(218)의 삽입으로 상기 더미 절연막(218)의 두께 만큼 상기 스토리지 전극(226)의 높이가 증가된다.

도 2d를 참조하면, 상기 식각 저지막(220)이 노출되도록 상기 희생 절연막(222)을 제거한다. 상기 실린더형 스토리지 전극(226)의 내부가 종래의 10000Å보다 높은 약 12000Å 이상 이지만 바깥쪽은 종래와 같은 높이를 유지하고 있고 상기 식각 저지막(220)에 의해 지지되기 때문에 주변 영역과의 단차 문제나 스토리지 전극 쓰러짐의 문제는 없다. 상기 기판 전면에 유전체막(228)을 콘포말하게 형성한다. 상기 기판(200) 전면에 상부 전극(230)을 형성한다.

본 발명은 스토리지 전극의 높이를 증대시킴으로써 커패시턴스를 증가시키는 효과를 얻을 수 있다.

Claims

반도체 기판 상에 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;

상기 층간 절연막 상에 더미 절연막을 형성하는 단계;

상기 더미 절연막 상에 식각 저지막을 형성하는 단계;

상기 식각 저지막 상에 희생 절연막을 형성하는 단계;

상기 콘택 플러그가 노출될 때까지 상기 희생 절연막, 더미(dummy) 절연막 및 층간 절연막을 식각하여 개구부를 형성하는 단계;

상기 개구부 바닥을 포함하여 측벽 상에 도전막을 콘포말(conformal)하게 형성하는 단계; 및

상기 식각 저지막이 노출되도록 상기 희생 절연막을 제거하는 단계를 포함하는 커패시터 형성 방법.
제 1 항에 있어서,

상기 식각 저지막은 질화막인 것을 특징으로 하는 커패시터 형성 방법.
제 1 항에 있어서,

상기 더미 절연막은 상기 층간 절연막과 동일한 산화막인 것을 특징으로 하는 커패시터 형성 방법.