KR20010025820A - 이중층 스토리지 전극을 구비한 캐패시터 제조방법 - Google Patents

Abstract

단순한 공정을 통하여 캐패시턴스를 증대시킬 수 있는 콘택 홀(contact hole)을 이용한 이중층 스토리지 전극을 구비하는 캐패시터를 제조하는 방법이 개시된다. 본 발명은 반도체 기판에 형성된 불순물층을 노출시키는 1차 콘택 홀을 구비하며 질화막 패턴을 포함하는 제1 절연층을 반도체 기판위에 형성하고, 상기 결과물 전면에 제1 도전층을 증착 및 식각하여 상기 1차 콘택 홀을 덮는 제1 스토리지 패턴을 형성하며, 상기 결과물 상부에 상기 제1 스토리지 패턴을 노출시키는 2차 콘택 홀을 구비하는 제2 절연층을 형성하고, 상기 결과물 전면에 제2 도전층을 증착 및 식각하여 상기 2차 콘택 홀을 덮는 제2 스토리지 패턴을 형성하며, 상기 제1 절연층의 질화막 패턴 상부의 절연층들을 제거하여 이중층 구조의 스토리지 전극패턴을 형성함으로써, 기존의 단일 스토리지 전극을 구비하는 캐패시터에 비해 그 유효 면적을 극대화함으로써, 캐패시터의 정전용량을 증가시킬 수 있다.

Description

이중층 스토리지 전극을 구비한 캐패시터 제조방법{Method for Manufacturing Capacitor having Double-layer Storage Electrode}

본 발명은 고집적 반도체 장치의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 콘택 홀을 이용하여 이중층 스토리지 전극을 구비하는 캐패시터를 제조하는 방법에 관한 것이다.

메모리 셀 면적의 감소에 따른 캐패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애 요인이 되는데, 이는 메모리 셀의 독출 능력을 저하시키고, 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 한다.

64Mb 급 이상으로 고집적화 되는 DRAM에 있어서, 일반적인 2차원적인 구조의 스택 캐패시터를 사용한다면 오산화탄탈륨(Ta₂O₅)과 같은 고유전물질을 사용해도 충분한 캐패시턴스를 얻기가 힘들기 때문에, 3차원적 구조의 스택 캐패시터를 제안하여 캐패시턴스의 향상을 도모하고 있다. 핀(Fin) 구조, 스프레드 스택(Spread Stack) 구조, 및 실린더형 구조 등은 캐패시턴스 증가를 위해 제안된 대표적인 3차원적 구조의 스토리지 전극들이다.

이러한 3차원적 스택 캐패시터 구조에 있어서, 특히 실린더형 구조는 원통의 외면뿐만 아니라 내면까지 유효 캐패시터 면적으로 이용할 수 있어 64Mb급 이상의 고집적 메모리 셀에 적합한 구조로 채택되고 있는데, 현재는 단순한 원통구조를 개량하여 캐패시턴스를 더욱 증가시킬 수 있는 새로운 캐패시터 제조방법들이 제안되고 있다.

IEEE Transaction on Electron Device '91에 발표된 논문, "Crown-Shaped Stacked-Capacitor Cell for 1.5V Operation 64Mb DRAMs"에서 제안된 크라운 셀 구조는, 원통전극을 이중의 벽을 가진 왕관 모양으로 형성하여 캐패시턴스의 증가를 도모하고 있다. 그러나, 통상의 64Mb급 DRAM 공정에서 사용하는 I-선(파장 365㎚) 노광 기술로는 약 0.8×1.6㎛²의 셀 사이즈에서 인접한 캐패시터와의 간격을 한계 노광 선폭인 0.2㎛ 이하로 단축시키지 못하므로, 캐패시턴스를 최대화할 수 없다. 본 발명의 이해를 돕기 위하여, 종래 기술에 의한 스토리지 전극을 형성하는 방법을 도 1을 참조하여 설명한다.

도 1을 참조하면, 반도체 기판(10) 상에 LOCOS 공정 등을 이용하여 소자 분리막(도시 안됨)을 형성한 후, 이 소자 분리막에 의해 정의된 활성영역 상에 게이트 전극(12) 및 측벽 스페이서(14)를 형성한다. 다음에, 상기 게이트 전극(12) 및 측벽 스페이서(14)를 이온주입 마스크로 이용하여 불순물 이온을 주입하여 소오스 및 드레인 영역(16)을 형성하여 트랜지스터를 완성한다.

이어서, 상기 결과물 전면에 PSG, BPSG, TEOS 및 USG 중에서 선택된 어느 하나의 절연물질을 증착한 다음 평탄화하여 층간 절연막(18)을 형성한다. 이어서, 상기 층간 절연막(18)을 패터닝하여 상기 소오스/드레인 영역(16)을 노출시키는 콘택 홀을 형성한다.

연이어, 상기 콘택 홀을 채우면서 상기 층간 절연막(18) 상부에 도전층, 예컨데 폴리실리콘이 증착될 수 있도록 충분한 두께의 도전층을 증착한 후, 상기 도전층 상부에 스토리지 전극용 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝하여 스토리지 전극패턴(20)을 형성한다.

그러나, 전술한 종래의 방법에 의해 제작된 스토리지 전극패턴(20)은 캐패시터의 용량 확보를 위해 적어도 9000Å∼11000Å 정도의 두께를 갖는 폴리실리콘층을 증착 및 식각을 통하여 구현해야 한다.

따라서, 전술한 후막의 폴리실리콘을 식각함에 있어서, 스토리지 폴리실리콘의 브릿지(bridge) 현상, 뜯김, 또는 포토레지스트(PR) 손실에 따른 폴리실리콘의 소비(consume)로 인한 캐패시턴스의 문제가 끊임없이 대두되고 있는 실정이다.

이러한 캐패시터의 용량 확보를 위해 필수적으로 수반되는 스토리지 폴리실리콘(S-POLY)의 두께 증가에 따라 전술한 문제 뿐만아니라 엄격한 CD(Critical Dimension) 제어가 요구되며, 또한 차세대 반도체 소자에 유용한 캐패시턴스 확보에는 한계를 갖는다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로서, 그 목적은 단순한 공정을 통하여 캐패시턴스를 증대시킬 수 있는 콘택 홀(contact hole)을 이용한 이중층 스토리지 전극을 구비하는 캐패시터를 제조하는 방법을 제공하는 것이다.

도 1은 종래 기술에 의해 제작된 스토리지 전극패턴을 도시한 단면도,

도 2a ∼2d는 본 발명에 의한 이중층 스토리지 전극패턴을 형성하는 방법을 순차적으로 도시한 공정 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판 102 : 게이트 전극

106 : 소오스 및 드레인 전극 108 : 제1 절연층

120 : 제1 스토리지 패턴 220 : 제2 스토리지 패턴

208 : 제2 절연층 118c : 스페이서

본 발명에 따르면, 상기 기술적 과제는

반도체 기판에 형성된 불순물층을 노출시키는 1차 콘택 홀을 구비하며 질화막 패턴을 포함하는 제1 절연층을 반도체 기판위에 형성하는 단계, 상기 결과물 전면에 제1 도전층을 증착 및 식각하여 상기 1차 콘택 홀을 덮는 제1 스토리지 패턴을 형성하는 단계, 상기 결과물 상부에 상기 제1 스토리지 패턴을 노출시키는 2차 콘택 홀을 구비하는 제2 절연층을 형성하는 단계, 상기 결과물 전면에 제2 도전층을 증착 및 식각하여 상기 2차 콘택 홀을 덮는 제2 스토리지 패턴을 형성하는 단계, 및 상기 제1 절연층의 질화막 패턴 상부의 절연층들을 제거하여 이중층 구조의 스토리지 전극패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조방법에 의해 달성된다.

본 발명에 있어서, 상기 절연층들을 제거하는 단계는,

상기 질화막 패턴을 식각 정지막(stopping layer)으로 이용한 습식 식각(wet etching) 공정을 사용하여 상기 제2 절연층을 제거함과 동시에 상기 질화막 패턴 상부에 언더 컷(under cut)에 의해 잔류된 스페이서를 형성하는 것이 바람직하다.

본 발명에 의하면, 콘택 홀을 이용한 간단한 방법을 통하여 이중층의 스토리지 전극을 갖는 캐패시터를 용이하게 제조할 수 있다. 따라서, 캐패시터의 유효 면적을 극대화할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a 내지 도 2d에는 본 발명의 바람직한 실시예에 의한 이중층 스토리지 전극을 형성하는 방법을 설명하기 위한 제조 공정의 중간 구조물들의 단면도들이 도시되어 있다.

도 2a를 참조하면, 반도체 기판(100) 상에 LOCOS 공정 등을 이용하여 소자 분리막(도시 안됨)을 형성한 후, 이 소자 분리막에 의해 정의된 활성영역 상에 게이트 전극(102) 및 측벽 스페이서(104)를 형성한다. 다음에, 상기 게이트 전극(102) 및 측벽 스페이서(104)를 이온주입 마스크로 이용하여 불순물 이온을 주입하여 소오스 및 드레인 영역(106)을 형성하여 트랜지스터를 완성한다.

이어서, 상기 반도체 기판(100)에 형성된 불순물층인 소오스 및 드레인 영역(106)을 노출시키는 1차 콘택 홀을 구비하는 제1 절연층(108)을 상기 결과물 상에 형성한다. 구체적으로, 트랜지스터를 포함하는 상기 반도체 기판(100) 상에 PSG, BPSG, TEOS 및 USG 중에서 선택된 어느 하나의 절연물질로 이루어진 제1절연막(108a), 실리콘질화막으로 이루어진 제2절연막(108b), 및 실리콘산화막으로 이루어진 제3절연막(108c)이 순차적으로 적층된 다층 구조의 제1 절연층(108)을 형성한 후, 상기 다층 구조의 제1 절연층들을 패터닝하여 상기 소오스 및 드레인 영역(106)을 노출시키는 1차 콘택 홀을 형성한다.

연이어, 상기 1차 콘택 홀을 채우면서 상기 제1 절연층(108) 상부에 도전층, 예컨대 폴리실리콘이 증착될 수 있도록 충분한 두께의 도전층을 증착한 후, 상기 도전층 상부에 스토리지 전극용 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝하여 제1 스토리지 패턴(120)을 형성한다.

이때, 상기 제1 스토리지 패턴(120)을 구성하는 폴리실리콘의 두께는 증착 및 식각에 무리를 주지 않는 5000Å 정도가 바람직하며, 상기 제1 절연층(108)의 제1산화막(108a)인 BPSG의 두께 제어를 통하여 1차 콘택 홀을 깊이를 최적화할 수 있다.

도 2b는 상기 결과물 상부에 상기 제1 스토리지 패턴(120)을 노출시키는 2차 콘택 홀을 구비하는 제2 절연층(208)을 형성하는 단계를 나타낸다. 구체적으로, 상기 공정을 통하여 제1 스토리지 패턴(120)이 형성된 결과물 전면에 BPSG와 같이 평탄성이 우수한 제2 절연층(208)을 도포한 후, 소정의 포토레지스트 패턴을 마스크로 이용하여 상기 제1 스토리지 패턴(120)의 일부가 노출될 수 있도록 제2 절연층(208)을 패터닝하여 2차 콘택 홀을 형성한다.

이때, 상기 제1 스토리지 패턴(120)을 노출시키는 2차 콘택 홀의 깊이는 약 1000∼2000Å 정도가 적당하다.

도 2c는 상기 결과물 전면에 제2 도전층을 증착 및 식각하여 상기 2차 콘택 홀을 덮는 제2 스토리지 패턴(220)을 형성하는 단계를 나타낸다. 구체적으로, 상기 2차 콘택 홀을 채우면서 상기 제2 절연층(208) 상부에 도전층, 예컨대 폴리실리콘이 증착될 수 있도록 충분한 두께의 도전층을 증착한 후, 상기 도전층 상부에 스토리지 전극용 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 통하여 2차 콘택 홀을 덮는 제2 스토리지 패턴(220)을 형성한다.

이때, 상기 제2 스토리지 패턴(220)인 폴리실리콘의 두께를 제어함으로써, 캐패시터의 캐패시턴스를 증감시키는 것이 가능하다.

도 2d는 상기 제1 절연층(108)의 제2절연막인 실리콘질화막(108b) 상부의 절연층들을 제거하여 이중층 구조의 스토리지 전극패턴을 형성하는 단계를 나타낸다.

구체적으로, 상기 제2 절연층(208)을 습식 식각(wet etching) 공정을 사용하여 제거한다. 이때, 상기 제1 절연층의 실리콘질화막(108b) 패턴을 식각 정지막(stopping layer)으로 이용하면, 상기 제2 절연층(208)과 함께 상기 실리콘질화막(108b) 패턴 상부의 제3절연막(108c)의 일부도 제거된다. 이에 따라, 상기 제3절연막(108c)은 그 상부의 제1 스토리지 패턴(120)에 의해 언더 컷(under cut)됨으로써, 상기 1차 콘택 홀의 양측에 잔류된 스페이서(118c)를 형성한다.

도시되지는 않았지만, 상기 이중층 스토리지 전극패턴의 전 표면상에 유전막과 플레이트 전극을 순차적으로 형성하면, 이중층 스토리지 전극에 의해 캐패시터의 유효 단면적이 증가된 캐패시터의 제작이 완료된다.

도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서, 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

이상 설명한 바와 같이, 본 발명에 의한 이중층 스토리지 전극을 구비하는 캐패시터에 의하면, 기존의 단일 스토리지 전극을 구비하는 캐패시터에 비해 그 유효 면적을 극대화함으로써, 캐패시터의 정전용량을 증가시킬 수 있다.

또한, 2층의 콘택 홀을 이용하여 이중층의 스토리지 전극을 형성함으로써, 종래의 단층 스토리지 전극의 구현 시 발생하는 폴리실리콘의 브릿지 및 뜯김 현상을 방지하면서 제조 공정의 여유도를 확보할 수 있다.

Claims (3)

1. a) 반도체 기판에 형성된 불순물층을 노출시키는 1차 콘택 홀을 구비하며 질화막 패턴을 포함하는 제1 절연층을 반도체 기판위에 형성하는 단계;

   b) 상기 결과물 전면에 제1 도전층을 증착 및 식각하여 상기 1차 콘택 홀을 덮는 제1 스토리지 패턴을 형성하는 단계;

   c) 상기 결과물 상부에 상기 제1 스토리지 패턴을 노출시키는 2차 콘택 홀을 구비하는 제2 절연층을 형성하는 단계;

   d) 상기 결과물 전면에 제2 도전층을 증착 및 식각하여 상기 2차 콘택 홀을 덮는 제2 스토리지 패턴을 형성하는 단계; 및

   e) 상기 제1 절연층의 질화막 패턴 상부의 절연층들을 제거하여 이중층 구조의 스토리지 전극패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
2. 제1항에 있어서,

   상기 제1 절연층은 산화막/질화막/산화막이 순차적으로 적층된 다층 구조를 갖으며, 상기 제2 절연층은 BPSG(boro-phosphorous silica glass)로 이루어진 것을 특징으로 하는 캐패시터의 제조방법.
3. 제1항에 있어서, 상기 (e) 단계는,

   상기 질화막 패턴을 식각 정지막(stopping layer)으로 이용한 습식 식각(wet etching) 공정을 사용하여 상기 제2 절연층을 제거함과 동시에 상기 질화막 패턴 상부에 언더 컷(under cut)에 의해 잔류된 스페이서를 형성하는 것을 특징으로 하는 이중층 스토리지 전극을 구비하는 캐패시터의 제조방법.