KR20010026149A - 디램셀 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 디램셀(DRAM cell)의 비트라인 및 커패시터 제조방법에 관한 것이다. 본 발명의 비트라인 및 커패시터 제조 방법은, 반도체 기판 상면에 스페이서가 측면에 형성된 게이트와 소스/드레인으로 구성된 트렌지스터를 형성하는 단계와, 상기 반도체 기판 상에 형성된 제 1 절연막에 제 1 컨택홀과 제 2 컨택홀을 형성하는 단계와, 스토리지 노드 컨택 플러그와 비트라인 플러그를 상기 제 1 컨택홀과 제 2 컨택홀에 형성하는 단계와, 상기 반도체 기판 상에 형성된 제 2 절연막에 스토리지 노드 컨택홀과 비트라인 컨택홀을 형성하는 단계와, 상기 제 2 절연막 상면에 비트라인과 제 3 절연막 패턴을 형성하는 단계와, 상기 비트라인, 제 3 절연막 패턴, 스토리지 노드 컨택홀 측면에 스페이서를 형성하는 단계와, 상기 반도체 기판 상에 제 4 절연막을 형성하고 패터닝하는 단계와, 상기 반도체 기판 상에 제 3 전도성막을 형성하는 단계와, 상기 제 3 전도성막 상면에 제 5 절연막을 형성하는 단계와, 상기 제 4 절연막 패턴 상면이 노출되도록 상기 제 3 전도성막과 제 5 절연막을 제거하는 단계와, 상기 제 4 절연막 패턴과 제 5 절연막을 제거하는 단계와, 상기 제 3 전도성막과 제 2 절연막패턴 상면에 제 6 절연막을 형성하는 단계와, 상기 제 6 절연막 상면에 제 4 전도성막을 형성하는 단계를 순차적으로 실시하는 것을 특징으로 한다.

Description

디램셀 제조 방법{FABRICATION METHOD OF DRAM CELL}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 디램셀(DRAM cell)의 비트라인(bit line) 및 커패시터(capacitor) 제조방법에 관한 것이다.
첨부된 도1a~도1k를 참조하여 종래 기술에 의한 순차적인 디램셀 제조 공정을 설명하도록 한다.
먼저, 도1a에 도시된 바와 같이, 반도체 기판(1) 상부에 트렌치(trench)를 형성한 뒤 상기 트렌치 내에 절연물질을 충진하여 필드절연막(3)을 형성한다. 상기 필드절연막(3)에 의해 활성영역(A)과 격리영역(B)으로 구분된 반도체 기판(1) 상면에 게이트절연막(5)과 게이트전극(7)으로 이루어진 게이트(gate)(9)를 형성한다. 상기 게이트(9)를 포함하는 반도체 기판 상면에 절연체를 형성한 뒤 마스크 없이 이방성 식각(anisotropic etching)을 실시하여, 상기 게이트의 양측면에 제 1 스페이서(side wall spacer)(11)를 형성한다. 상기 제 1 스페이서(11)는 후속 공정 중 스토리지 노드 컨택 플러그(storage node contact plug)(17)와 비트라인(bit line)(23)을 형성하는 공정에서, 상기 스토리지 노드 컨택 플러그(17)와 비트라인(23)을 상기 게이트(9)와 절연시키는 역할을 한다. 상기 게이트(9)와 제 1 스페이서(11)를 마스크(mask)로 이용하여, 이온주입 법으로 상기 게이트 사이에 노출된 반도체 기판(1) 상부에 소스(source)/드레인(drain) 역할을 하는 제 1 불순물 영역(12a)과 제 2 불순물 영역(12b)을 형성한다.
다음으로 도1b에 도시된 바와 같이, 상기 반도체기판 상의 전면(全面)에 제 1 절연막을 형성한 뒤, 감광막(미도시)을 이용한 사진식각 공정으로, 게이트(9)와 게이트(9) 사이의 제 1 불순물 영역(12a)의 상면이 노출되도록 상기 제 1 절연막을 패터닝하여 제 1 절연막패턴(13)을 형성한다. 그 결과, 제 1 컨택홀(15)이 형성된다.
다음으로 도1c에 도시된 바와 같이, 상기 제 1 컨택홀(15) 내부와 상기 제 1 절연막(13) 상면에 다결정실리콘으로 이루어진 제 1 전도성막을 형성한다. 이어서, 상기의 제 1 절연막(13) 상면이 노출될 때까지 식각이나 씨엠피(CMP: chemical mechanical polishing) 공정을 하여 제 1 전도성막으로 이루어진 스토리지 노드 컨택 플러그(17)를 형성한다. 상기 스토리지 노드 컨택 플러그(17)는 상기 제 1 불순물 영역(12a)과 후술하는 스토리지 노드 컨택(40)을 전기적으로 연결하는 역할을 한다. 이어서, 상기 반도체 기판 상의 전면(全面)에 층간절연막 역할을 하는 제 2 절연막(19)을 형성한다.
다음으로 도1d에 도시된 바와 같이, 감광막(미도시)을 이용하는 사진식각 공정으로 상기의 제 2 절연막(19)과 제 1 절연막(13)을 차례로 패터닝하여, 상기 제 2 불순물영역(12b)의 상면이 노출되도록 제 2 컨택홀(21)을 형성한다.
다음으로 도1e에 도시된 바와 같이, 상기 제 2 컨택홀(21) 내부와 제 2 절연막(19) 상면에 다결정실리콘으로 이루어진 제 2 전도성막을 형성한 뒤, 감광막(미도시)을 이용하여 상기 제 2 전도성막을 패터닝하여 비트라인(bit line)(23)을 형성한다. 상기의 비트라인(bit line)은 상기 제 2 불순물 영역(12b)과 전기적으로 연결된다. 이어서, 상기 반도체 기판(1) 상의 전면(全面)에 층간절연막 역할을 하는 제 3 절연막(25)을 형성한다. 상기 제 3 절연막(25)을 형성한 후에 평탄화 공정을 수행한다.
다음으로 도1f에 도시된 바와 같이, 상기 제 3 절연막 상면에 실리콘 또는 질화물로 이루어진 제 1 마스크막을 형성한다. 감광막 패턴(미도시)을 마스크로 이용해서 상기 제 1 마스크막을 패터닝하여 제 1 마스크막 패턴(27)을 형성한다. 이어서, 상기의 제 1 마스크막 패턴(27)을 포함하는 상기 반도체 기판(1) 상의 전면(全面)에 제 1 마스크막과 같은 물질로 이루어진 제 2 마스크막을 형성한다. 이어서, 상기 제 2 마스크막을 마스크없이 이방성 식각을 하여, 상기의 제 1 마스크막 패턴(27) 양측면에 제 2 스페이서(29)를 형성한다. 이하 상기 제 1 마스크막 패턴(27)과 제 2 스페이서(29)로 이루어진 마스크 패턴을 하드마스크(hard mask)로 통칭한다.
다음으로 도1g에 도시된 바와 같이, 상기 하드마스크(31)를 마스크로 이용해서 제 3 절연막(25)과 제 2 절연막(19)를 순차적으로 패터닝 하여서 상기 스토리지 노드 컨택 플러그(17)의 상면이 노출되도록 스토리지 노드 컨택홀(storage node contact hole)(38)을 형성한다.
반도체 소자의 집적도가 증가함에 따라 비트라인(23)과 스토리지 노드 컨택 플러그(17) 간의 간격이 줄어든다. 그 결과 미스얼라인(misalign)이 생길 경우, 스토리지 노드 컨택홀을 형성하는 과정에서 비트라인(23)의 측면이 노출될 위험이 있다. 이 경우, 스토리지 노드 컨택홀 내에 형성되는 스토리지 노드 컨택과 비트라인 사이가 단락되기 때문에, 스토리지 노드 컨택홀(38)의 직경을 감소시켜서 미스얼라인에 대비할 필요가 있다. 하지만, 감광막을 이용한 사진식각 공정으로는 스토리지 노드 컨택홀의 직경을 감소시키는 데 한계가 있기 때문에 상기의 하드마스크(31)를 이용하여, 제 2 스페이서(29)의 폭만큼 스토리지 노드 컨택홀(38)의 직경을 감소시킨다.
다음으로 도1h에 도시된 바와 같이, 상기 스토리지 노드 컨택홀(38)을 포함하는 상기 반도체기판(1) 상의 전면(全面)에 다결정실리콘으로 이루어진 제 3 전도성막을 형성한다. 이어서, 상기 하드마스크(31)의 상면이 노출될 때까지 식각이나 씨엠피(CMP) 공정을 실시하여, 스토리지 노드 컨택(40)을 형성한다.
상기 스토리지 노드 컨택(40)은 커패시터의 하부전극(31b)과 스토리지 노드 컨택 플러그(17)를 전기적으로 연결하는 역할을 한다. 또한 후술하는 제 4 절연막패턴(29)을 형성하기 위해 산화물로 이루어진 제 4 절연막을 사진식각하는 과정에서, 상기 제 3 절연막(25)이 식각되는 것을 방지하는 역할을 한다.
다음으로 도1i에 도시된 바와 같이, 상기 하드마스크(31) 상면과 스토리지 노드 컨택(40) 상면에 산화물로 이루어진 제 4 절연막을 형성한다. 상기 제 4 절연막을 감광막(미도시)를 이용하여 사진식각하여, 상기 스토리지 노드 컨택의 상면이 노출되도록 제 4 절연막 패턴(29)을 형성한다. 이어서, 상기 제 4 절연막패턴(29)을 포함하는 반도체기판(1) 상의 전면(全面)에, 커패시터의 하부전극을 형성하는 제 4 전도성막(50)을 형성한다. 상기 제 4 전도성막(50)은 다결정실리콘으로 이루어진다. 이어서, 상기 제 4 전도성막(50) 상면에 산화물로 이루어 제 5 절연막(33)을 형성한다.
다음으로 도1j에 도시된 바와 같이, 상기 제 4 절연막 패턴(29)의 상면이 노출될 때까지 식각이나 씨엠피 공정을 실시한다. 이때, 상기 제 4 절연막 패턴(29)에 의해 하부전극(50b)이 각 스토리지 셀(storage cell) 단위로 분리된다.
다음, 도1k에 도시된 바와 같이, 산화물로 이루어진 상기 제 4 절연막패턴(29)과 제 5 절연막(33)을 습식각으로 제거한다. 이때 실리콘 또는 질화물로 이루어진 상기 하드마스크(31)가 상기 제 3 절연막(25)이 식각되는 것을 방지한다. 이어서, 상기 하부전극(50b)을 포함하는 상기 반도체기판(1) 상의 전면(全面)에 커패시터 유전체로 기능하는 제 6 절연막(35)을 형성한다. 상기 제 6 절연막(35) 상면에 커패시터의 상부전극을 형성하는, 다결정실리콘으로 된 제 5 전도성막(37)을 형성함으로써 종래 기술에 따른 디램셀의 제작을 완료한다.
상기한 바와 같은 종래 기술에서의 디램셀(DRAM cell)의 비트라인(bit line) 및 커패시터(capacitor) 제조방법에서는, 도 1e에 도시된 바와 같이 비트라인(23)을 형성한 후 층간절연막 역할을 하는 제 3 절연막(25)을 형성한다. 이 때 평탄화 공정이 추가된다. 따라서, 공정이 복잡해지며, 상기 제 3 절연막(25)으로 인해 디램셀 전체의 높이가 증가하게 된다.
셀의 높이가 높아질수록 후속 공정에서 컨택홀을 형성할 때 컨택홀의 종횡비(aspect ratio)가 증가하게 된다. 종횡비가 증가할수록 컨택홀 내에 다결정실리콘이나 금속과 같은 도전성 물질을 충진할 때, 스텝 커버리지(step coverage)가 나빠진다. 그 결과, 디램셀 내에 스토리지 노드 컨택(40)을 형성할 때와 디램(DRAM)의 주변회로(periphery) 영역에 금속을 이용한 배선 공정을 수행할 때 스텝 커버리지가 나빠져서 반도체 소자의 안정성이 저하되는 문제점이 있다.
또한, 상기한 종래 기술에서는, 비트라인을 형성한 후에 비트라인에 인접하는 스토리지 노드 컨택 플러그 상면에 스토리지 노드 컨택을 형성한다. 따라서, 스토리지 노드 컨택을 형성하기 위한 마스크(mask)와 비트라인을 형성하기 위한 마스크(mask)가 각각 필요하고, 두 번의 사진 식각 공정을 실시해야한다.
또한, 셀의 집적도가 증가함에 따라 비트라인과 스토리지 노드 컨택 사이의 거리가 감소하기 때문에, 스토리지 노드 컨택을 형성할 때 얼라인 마진(align margin)이 부족해진다. 따라서, 스토리지 노드 컨택(40)을 형성하기 위해 스토리지 노드 컨택홀(38)을 형성하는 과정에서 미스얼라인(misalign)이 발생할 경우, 비트라인의 측면이 노출된다. 이 경우, 스토리지 노드 컨택홀 내에 형성된 스토리지 노드 컨택과 비트라인 사이가 단락된다. 이를 극복하기 위하여, 상기한 종래 발명의 공정에서처럼 하드마스크를 형성하여 스토리지 노드 컨택홀의 직경을 감소시키는 공정이 추가되어 공정이 복잡해지는 문제점이 있다.
본 발명은 상기한 바와 같은 문제점들을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 제조 공정을 단순화시키고, 디램셀의 높이를 감소시켜서 컨택홀의 종횡비를 줄임으로써, 컨택의 스텝 커버리지(step coverage)를 향상시키는 제조 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 디램셀 제조방법은, 반도체 기판을 활성영역과 격리영역으로 구분하는 단계와, 상기 반도체 기판 상면에 게이트 절연막과 게이트 전극으로 이루어진 게이트를 형성하는 단계와, 상기 게이트의 측면에 제 1 스페이서를 형성하는 단계와, 상기 활성영역에 소스와 드레인 역할을 하는 제 1 불순물 영역과 제 2 불순물 영역를 형성하는 단계와, 상기 게이트를 포함하는 반도체 기판 상의 전면(全面)에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 패터닝하여, 각각 제 1 불순물영역와 제 2 불순물영역의 상면이 노출되도록 제 1 컨택홀과 제 2 컨택홀을 각각 형성하는 단계와, 스토리지 노드 컨택 플러그와 비트라인 플러그를 각각 상기 제 1 컨택홀과 제 2 컨택홀에 형성하는 단계와, 상기 스토리지 노드 컨택 플러그와 비트라인 플러그를 포함하는 반도체 기판 상의 전면(全面)에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 패터닝하여, 각각 상기 노드 컨택 플러그와 비트라인 플러그의 상면을 노출시키는 스토리지 노드 컨택홀과 비트라인 컨택홀을 형성하는 단계와, 상기 제 2 절연막 상면에, 상기 비트라인 컨택홀을 통하여 상기 비트라인 플러그와 연결되는 비트라인을 형성하는 단계와, 상기 비트라인 상면에 제 3 절연막 패턴을 형성하는 단계와, 상기 비트라인과 제 3 절연막 패턴 측면에 제 2 스페이서를 형성하는 단계와, 상기 스토리지 노드 컨택홀 측면에 제 3 스페이서를 형성하는 단계와, 상기 반도체 기판 상의 전면에 산화물로 된 제 4 절연막을 형성하는 단계와, 상기 제 4 절연막을 패터닝하여 제 4 절연막 패턴를 형성하는 단계와,상기 제 4 절연막 패턴을 포함하는 반도체 기판 상의 전면에 제 3 전도성막를 형성하는 단계와, 상기 제 3 전도성막 상면에 산화물로 된 제 5 절연막을 형성하는 단계와, 상기 제 4 절연막 패턴 상면이 노출되도록 상기 제 3 전도성막과 제 5 절연막을 제거하는 단계와, 상기 제 4 절연막 패턴과 제 5 절연막을 제거하는 단계와, 상기 제 3 전도성막과 제 2 절연막패턴 상면에 산화물 또는 질화물로 된 제 6 절연막을 형성하는 단계와,상기 제 6 절연막 상면에 제 4 전도성막을 형성하는 단계를 순차적으로 실시하는 것을 특징으로 하여 이루어진다.
도1a~도1k는 종래 기술에 의한 순차적인 디램셀 제조 공정을 나타내는 종단면도.
도2a~도2i는 본 발명에 의한 순차적인 디램셀 제조 공정을 나타내는 종단면도.
**도면의주요부분에대한부호설명**
100 : 반도체 기판 109 : 게이트
111 : 제 1 스페이서 112a : 제 1 불순물 영역
112b : 제 2 불순물 영역 113 : 제 1 절연막 패턴
120a : 스토리지 노드 컨택 플러그 120b : 비트라인 플러그
119 : 제 2 절연막 130b : 비트라인
132 : 제 3 절연막 133a : 제 2 스페이서
133b : 제 3 스페이서 135 : 제 4 절연막 패턴
139b : 커패시터 하부 전극 143 : 제 5 절연막
147 : 커패시터 절연막 148 : 커패시터 상부 전극
이하, 첨부도 도면 도2a 내지 도2i를 참조하여 본 발명의 일실시예에 따른 디램셀(DRAM cell)의 비트라인(bit line) 및 커패시터(capacitor) 제조방법에 관하여 설명하기로 한다.
먼저, 도2a에 도시된 바와 같이, 반도체 기판(100) 상부에 트렌치(trench)를 형성한 뒤 상기 트렌치 내에 절연물질을 충진하여 필드절연막(103)을 형성한다. 상기 필드절연막(103)에 의해 활성영역(A')과 격리영역(B')으로 구분된 반도체 기판(101) 상면에 게이트절연막(105)과 게이트전극(107)으로 이루어진 게이트(109)를 형성한다. 상기 게이트(109)를 포함하는 반도체 기판 상면에 절연체를 형성한 뒤 마스크 없이 이방성 식각을 실시하여 상기 게이트 측면에 제 1 스페이서(side wall spacer)(111)를 형성한다. 상기 제 1 스페이서(111)는 후속 공정에서 스토리지 노드 컨택 플러그(storage node contact plug)(120a)와 비트라인 플러그(bit line plug)(120b)를 형성할 때, 상기 스토리지 노드 컨택 플러그(120a)와 비트라인 플러그(120b)를 게이트(109)와 절연시키는 역할을 한다. 상기 게이트(109)와 제 1 스페이서(111)를 마스크로 이용하는 이온주입 법으로 상기 게이트 사이의 반도체 기판(100) 상부에 소스(source)/드레인(drain) 역할을 하는 제 1 불순물 영역(112a)과 제 2 불순물 영역(112b)을 형성한다.
다음으로 도2b에 도시된 바와 같이, 상기 반도체기판 상의 전면(全面)에 제 1 절연막을 형성한다. 감광막(미도시)을 이용하여 상기 제 1 절연막을 패터닝하여 게이트(109)와 게이트(109) 사이의 제 1 불순물 영역(112a)과 제 2 불순물 영역(112b)의 상면이 노출되도록 제 1 절연막패턴(113)을 형성한다. 그 결과, 제 1 컨택홀(115a)과 제 2 컨택홀(115b)이 동시에 형성된다.
다음으로 도2c에 도시된 바와 같이, 상기 제 1 컨택홀(115a)과 제 2 컨택홀(115b) 내부와 상기 제 1 절연막 패턴(113) 상면에 다결정실리콘 등으로 이루어진 제 1 전도성막을 형성한다. 이어서, 상기의 제 1 절연막 패턴(113) 상면이 노출될 때까지 식각이나 씨엠피(CMP: chemical mechanical polishing) 공정을 실시하여 제 1 전도성막으로 이루어진 스토리지 노드 컨택 플러그(120a)와 비트라인 플러그(120b)를 동시에 형성한다. 상기 스토리지 노드 컨택 플러그(120a)는 상기 제 1 불순물 영역(112a)과 전기적으로 연결되고, 상기 비트라인 플러그(120b)는 상기 제 2 불순물 영역(112b)과 후술하는 비트라인(130b)을 전기적으로 연결하는 역할을 한다. 상기 스토리지 노드 컨택 플러그(120a)와 비트라인 플러그(120b)는 한 개의 마스크를 사용하여 동시에 형성되므로 공정 단계를 줄일 수 있다.
이어서, 상기 반도체 기판 상의 전면(全面)에 층간절연막 역할을 하는 제 2 절연막(119)을 형성한다. 상기 제 2 절연막(119)은 특히, 산화물, 질화물 또는 이들의 조합으로 이루어지고, 최상층은 산화막 습식각 시 식각되지 않는 물질, 특히, 질화물로 이루어진다.
다음으로 도 2d에 도시된 바와 같이, 감광막(미도시)을 이용하는 사진식각공정으로 상기 제 2 절연막(119)을 사진식각하여, 제 2 절연막 패턴(119b)과 스토리지 노드 컨택홀(125a), 비트라인 컨택홀(125b)을 동시에 형성한다. 스토리지 노드 컨택홀과 비트라인 컨택홀이 동시에 형성되기 때문에 미스얼라인(misalign)이 발생할 위험이 없다.
다음으로 도2e에 도시된 바와 같이, 상기 스토리지 노드 컨택홀(125a)과 비트라인 컨택홀(125b)를 포함하는 반도체 기판 상의 전면(全面)에 제 2 전도성막(130)을 형성한다. 상기 제 2 전도성막(130)은 낮은 저항을 가지는 물질, 특히, 실리콘(Si), 텅스텐(W), 티타늄(Ti) 또는 이 물질들의 화합물의 단층, 혹은 다층으로 이루어진다. 이어서, 상기 제 2 전도성막(130) 상면에 층간 절연막 역할을 하는 제 3 절연막(132)을 형성한다. 상기 제 3 절연막(132)은 특히, 산화물이나 질화물 또는 이들의 조합으로 이루어지며, 최상층은 산화막 습식각 시 식각되지 않는 물질, 특히 질화물로 이루어진다.
다음으로 도2f에 도시된 바와 같이, 감광막(미도시)을 마스크로 이용하는 사진식각 공정으로 상기 제 3 절연막(132)과 제 2 전도성막(130)을 패터닝하여 비트라인 플러그(120b) 상면에 비트라인(130b)을 형성한다. 상기 비트라인(130b) 상면에는 제 3 절연막 패턴(132b)이 형성된다. 이어서, 반도체 기판(100) 상의 전면(全面)에 질화물로 된 절연막을 형성한 뒤 마스크 없이 이방성 식각을 실시하여 상기 비트라인(130b) 측면에 제 2 스페이서(133a)를 형성한다. 이 때, 상기 스토리지 노드 컨택홀(125a)의 측면에도 질화물로 이루어진 제 3 스페이서(133b)가 동시에 형성된다. 상기 제 2 스페이서(133a)는 후속 공정에서 형성되는 커패시터의 하부전극(139b)과 비트라인(130b) 사이를 절연시키는 역할과, 후속 공정에서 산화막을 식각할 때 제 3 절연막 패턴(132b)의 식각을 방지하는 역할을 한다. 상기 제 3 스페이서(133b)는 후속 공정에서 산화막을 식각 할 때 제 2 절연막패턴(119b)의 식각을 방지하는 역할을 한다. 상기 비트라인(130b)의 경우, 텅스텐(W), 티타늄(Ti) 등의 낮은 저항을 가지는 제 2 전도성막(130)을 사용함으로써 저항을 다결정실리콘으로 이루어진 비트라인보다 낮출 수 있다.
다음으로 도2g에 도시된 바와 같이, 도2f의 반도체 기판(100) 상의 전 구조 상에 산화물 등으로 이루어진 제 4 절연막을 형성한다. 감광막(미도시)을 이용하여 상기 제 4 절연막을 사진식각하여 제 4 절연막패턴(135)을 형성한다. 이어서, 상기 제 4 절연막패턴(135)을 포함하는 반도체기판(100) 상의 전면(全面)에 커패시터의 하부전극을 이루는 제 3 전도성막(139)을 형성한다. 상기 제 3 전도성막(139)은 다결정실리콘 등으로 이루어진다. 이어서, 상기 제 3 전도성막(139) 상면에 산화물 등으로 이루어진 제 5 절연막(143)을 형성한다.
본 발명의 실시예에서는 상기 제 4 절연막패턴(135)을 형성하기 위하여 산화물로 이루어진 제 4 절연막을 사진식각할 때, 상기 스토리지 노드 컨택홀(125a) 측면에 형성된 질화물 등으로 이루어진 상기 제 3 스페이서(133b)가 상기 제 2 절연막 패턴(119b)이 식각되는 것을 방지한다. 따라서, 종래 기술과 달리, 상기 스토리지 노드 컨택홀(125a) 내에 스토리지 노드 컨택을 형성할 필요가 없다. 그 결과, 커패시터의 하부전극을 이루는 상기 제 3 전도성막(139)이 상기 스토리지 노드 컨택홀(125a)을 통하여 직접 상기 스토리지 노드 컨택 플러그(120a)에 연결된다.
다음으로 도2h에 도시된 바와 같이, 제 4 절연막 패턴(135)의 상면이 노출될 때까지 식각이나 씨엠피 공정을 수행하여, 하부전극(139b)을 각 스토리지 셀(storage cell) 단위로 분리시킨다.
다음으로 도2i에 도시된 바와 같이, 산화물로 이루어진 상기 제 4 절연막 패턴(135)과 제 5 절연막(143)을 습식각으로 제거한다. 이때 질화물로 이루어진 상기 제 2 절연막패턴(119b)의 상부와 제 3 절연막패턴(132b)의 상부는 제 2 절연막 패턴(119b)과 제 3 절연막 패턴(132b)이 식각되지 않도록 막아주는 역할을 한다. 이어서, 상기 반도체기판(100) 상의 전면(全面)에 커패시터 유전막으로 기능하는 제 6 절연막(141)을 형성한다. 상기 제 6 절연막(147)은 산화물 또는 질화물 등으로 이루어진다. 이어서, 상기 제 6 절연막(147) 상면에 커패시터의 상부전극을 형성하는, 다결정실리콘으로 이루어진 제 4 전도성막(148)을 증착함으로써 본 발명에 따른 디램셀의 제작을 완료한다.
본 발명에 따른 디램셀의 제조방법에서는 상기 스토리지 노드 컨택(120a)과 비트라인 컨택(120b)이 한 개의 마스크를 사용하여 동시에 형성된다. 그러므로, 마스크를 사용하는 사진 식각 공정이 한 단계가 줄어든다.
또한 본 발명에서는 스토리지 노드 컨택홀과 비트라인 컨택홀이 동시에 형성되기 때문에 미스얼라인(misalign)이 발생할 위험이 없다. 따라서 종래 기술과 같이 하드마스크를 사용할 필요가 없어져 공정을 단순화 시킬 수 있다.
또한 본 발명에서는 비트라인(130b)과 커패시터의 하부전극(139b) 사이의 절연을 상기 제 2 스페이서(133a)가 대신한다. 그러므로, 종래 기술에서 비트라인(23)과 커패시터 하부전극(31b) 사이를 절연하기 위하여 형성했던 층간절연막(25)이 불필요해지고, 상기 층간절연막(25) 형성 후 실시했던 평탄화 공정이 불필요해진다. 그 결과, 공정이 단순해져서 양산성 및 신뢰성이 증가된다.
또한, 본 발명에서는 상기 제 3 스페이서(133b)가 제 4 절연막패턴(135)을 형성하는 과정에서 상기 제 2 절연막 패턴(119b)이 식각되는 것을 방지한다. 그 결과 스토리지 노드 컨택이 불필요해지기 때문에, 공정이 단순해지는 효과가 있다.
또한 본 발명에서는 상기 층간절연막(25)이 필요없기 때문에 전체 셀의 높이가 낮아진다. 셀의 높이가 낮아질수록 컨택홀의 종횡비가 감소하기 때문에, 디램(DRAM)의 셀(cell)영역과 주변회로(periphery) 영역에 컨택을 형성할 때, 스텝커버리지가 향상되어 소자의 안정성 및 신뢰성을 향상시키는 효과가 있다.
또한 본 발명에서는 전체 셀의 높이가 낮아지는 만큼, 같은 높이의 셀에서 각 커패시터 절연막의 면적을 증가시킬 수 있다. 커패시터가 축전할 수 있는 전하량은 커패시터 절연막의 면적에 정비례하기 때문에, 커패시터에 축적한 수 있는 전하량을 증가시키는 효과가 있다.

Claims (6)

  1. 반도체 기판을 활성영역과 격리영역으로 구분하는 단계와;
    상기 반도체 기판 상면에 게이트 절연막과 게이트 전극으로 이루어진 게이트를 형성하는 단계와;
    상기 게이트의 측면에 제 1 스페이서를 형성하는 단계와;
    상기 활성영역에 소스와 드레인 역할을 하는 제 1 불순물 영역과 제 2 불순물 영역를 형성하는 단계와;
    상기 게이트를 포함하는 반도체 기판 상의 전면(全面)에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막을 패터닝하여, 각각 제 1 불순물영역과 제 2 불순물영역의 상면을 노출시키는 제 1 컨택홀과 제 2 컨택홀을 형성하는 단계와;
    스토리지 노드 컨택 플러그와 비트라인 플러그를 각각 상기 제 1 컨택홀과 제 2 컨택홀에 형성하는 단계와;
    상기 스토리지 노드 컨택 플러그와 비트라인 플러그를 포함하는 반도체 기판 상의 전면(全面)에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막을 패터닝하여, 각각 상기 노드 컨택 플러그와 비트라인 플러그의 상면을 노출시키는 스토리지 노드 컨택홀과 비트라인 컨택홀을 형성하는 단계와;
    상기 제 2 절연막 상면에, 상기 비트라인 컨택홀을 통하여 상기 비트라인 플러그와 연결되는 비트라인을 형성하는 단계와;
    상기 비트라인 상면에 제 3 절연막 패턴을 형성하는 단계와;
    상기 비트라인과 제 3 절연막 패턴 측면에 제 2 스페이서를 형성하는 단계와;
    상기 스토리지 노드 컨택홀 측면에 제 3 스페이서를 형성하는 단계와;
    상기 반도체 기판 상의 전면에 산화물로 된 제 4 절연막을 형성하는 단계와;
    상기 제 4 절연막을 패터닝하여 제 4 절연막 패턴을 형성하는 단계와;
    상기 제 4 절연막 패턴을 포함하는 반도체 기판 상의 전면에 제 3 전도성막를 형성하는 단계와;
    상기 제 3 전도성막 상면에 산화물로 된 제 5 절연막을 형성하는 단계와;
    상기 제 4 절연막 패턴 상면이 노출되도록 상기 제 3 전도성막과 제 5 절연막을 제거하는 단계와;
    상기 제 4 절연막 패턴과 제 5 절연막을 제거하는 단계와;
    상기 제 3 전도성막과 제 2 절연막패턴 상면에 산화물 또는 질화물로 된 제 6 절연막을 형성하는 단계와;
    상기 제 6 절연막 상면에 제 4 전도성막을 형성하는 단계를 포함하는 것을 특징으로 하는 디램셀(DRAM cell) 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 컨택홀과 제 2 컨택홀을 제 1 절연막 상면에 감광막을 도포한 뒤 사진식각공정을 통하여 형성하고, 스토리지 노드 컨택 플러그와 비트라인 플러그는 상기 제 1 컨택홀과 제 2 컨택홀 내부와 상기 제 1 절연막 상면에 제 1 전도성막을 형성한 뒤, 상기의 제 1 절연막이 노출될 때까지 상기 제 1 전도성막을 식각이나 씨엠피(CMP: chemical mechanical polishing) 방법에 의하여 제거하여 이루어지는 것을 특징으로 하는 디램셀 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 절연막과 제 3 절연막 패턴은 산화물, 질화물 또는 이들의 조합 중 적어도 하나로 형성되고, 최상층은 산화막을 식각할 때 식각되지 않는 재료로 이루어진 것을 특징으로 하는 디램셀 제조 방법.
  4. 제 1 항에 있어서, 상기 비트라인과 제 3 절연막패턴는 상기 스토리지 노드 컨택과 비트라인 컨택홀 내부와 상기 제 2 절연막패턴 상면에 실리콘(Si), 텅스텐(W), 티타늄(Ti) 또는 이 물질들의 화합물 중 적어도 하나로 이루어지고, 단층 또는 다층을 이루는 제 2 전도성막을 형성한 뒤, 상기 제 2 전도성막 상면에 제 3 절연막을 형성하고, 상기 제 3 절연막과 제 2 전도성막을 패터닝하여 형성하고, 상기 제 2 스페이서와 제 3 스페이서는 상기 제 3 절연막패턴과 비트라인의 상면과 측면, 제 2 절연막 패턴의 상면, 상기 스토리지 노드 컨택홀 내부에 절연막을 형성한 뒤 마스크 없이 이방성 식각을 실시하여 형성된 것을 특징으로 하는 디램셀 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 제 2 스페이서와 상기 제 3 스페이서는 삭화막을 식각할 때 식각되지 않는 재료로 이루어진 것을 특징으로 하는 디램셀 제조 방법.
  6. 제 1 항에 있어서, 상기 제 4 절연막 패턴 상면이 노출되도록 상기 제 3 전도성막과 제 5 절연막을 제거하는 단계는 식각이나 씨엠피 공정에 의하여 실시하고, 상기 제 4 절연막 패턴과 제 5 절연막을 제거하는 단계는 습식각에 의하여 실시되는 것을 특징으로 하는 디램셀 제조 방법.
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