KR19980014481A - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

고집적 반도체 메모리장치에 유용하게 적용될 수 있는 반도체 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이 메모리장치는, 제1 도전층, 제2 도전층 및 제3 절연층이 순차적으로 적층되어 있으며, 제2 도전층의 외벽이 제1 도전층 및 제1 절연층의 외벽에 비해 내부쪽으로 들어간 형태로 구성된 제1 배선층과, 제1 배선층의 측벽을 감싸는 모양으로 형성된 스페이서와, 제1 배선층들 사이에, 스페이서에 의해 소정거리 이격되어 있으며, 제1 배선층의 하지층과 상부 배선층을 연결시키기 위한 콘택을 구비하는 것을 특징으로 한다. 따라서, 고집적 메모리소자에서 도전층 사이의 절연거리를 충분히 확보할 수 있고, 공정 마아진을 증가시킬 수 있다.

Description

반도체 메모리장치 및 그 제조방법
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 단순한 공정으로 도전층 사이의 공정 마아진을 충분히 확보할 수 있는 반도체 메모리장치 및 그 제조방법에 관한 것이다.
최근, 반도체소자의 고집적화에 따라 단위 면적당 메모리 셀이 차지하는 셀 사이즈도 급격히 감소하고 있고, 디램(DRAM)의 경우 셀 사이즈가 1.5㎛2 이하로 줄어들고 있다. 메모리 셀 면적의 감소에 따른 셀 캐패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되고 있으며, 메모리 셀의 독출능력을 저하시키고, 소프트 에러(soft error)율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자동작시 전력소모를 과다하게 한다. 따라서, 메모리 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 캐패시턴스의 확보가 요구된다. 이를 위하여 다양한 3차원 구조의 캐패시터 구조 또는 오산화탄탈륨(Ta2O5)과 같은 고유전 상수를 갖는 물질을 사용하여 유전체막을 형성하는 방법이 제안되고 있다.
한편, 작은 셀 사이즈는 셀을 구성하는 도전층 사이의 간격을 줄임으로써 가능하다. 특히, DRAM에서는 높은 집적도 때문에 게이트전극 사이의 간격이 디자인 룰(design rule)에 따른 최소 피쳐 사이즈(minimum feature size)로 되어가고 있으며, 비트라인과 드레인영역 사이의 콘택(이하 비트라인 콘택이라 칭함) 또는 스토리지전극과 소오스영역 사이의 콘택(이하 스토리지노드 콘택이라 칭함)을 형성하기 위한 콘택홀의 최소 피쳐 사이즈 정도로 작아지고 있다.
도 1은 반도체 메모리소자를 제조하기 위한 레이아웃도의 일 예로서, 디자인 룰에 따른 최소 피쳐 사이즈로 사이즈가 최소화된 메모리 셀을 형성하기 위한 레이아웃도이다.
도 1에 있어서, 점선으로 한정되며 지그재그 모양의 영역은 반도체기판을 활성영역과 비활성영역으로 분리하기 위한 필드산화막을 형성하기 위한 마스크패턴(P1)이고, 실선으로 한정되고 반도체기판을 가로지르는 세로로 긴 직사각형 모양의 영역은 게이트전극(워드라인)을 형성하기 위한 마스크패턴(P2)이고, 기판 중심부에 실선으로 한정되며 Ｘ자 모양의 영역은 비트라인과 트랜지스터의 드레인을 접속시키는 콘택홀을 형성하기 위한 마스크패턴(P3)이고, 일점쇄선으로 한정되며 가로로 긴 직사각형 모양의 영역은 비트라인을 형성하기 위한 마스크패턴(P4)이고, 마스크패턴 P1의 일단에 위치하며, 실선으로 한정되고 사선이 그어진 영역은 스토리지전극과 트랜지스터의 소오스영역을 접속시키는 콘택홀을 형성하기 위한 마스크패턴(P5)이다.
그리고, 도면참조 부호 Ⅰ, Ⅱ 및 Ⅲ는 서로 다른 도전층들이 접촉되지 않도록 형성되어야 할 영역을 나타낸다. 그러나, 상기 레이아웃도에 따라 메모리 셀을 제조하게 되면 다른 도전층들이 서로 접촉하게 된다. 영역Ⅰ은 스토리지전극과 비트라인이 접촉되는 부분을 나타내고, 영역 Ⅱ는 스토리지 전극과 게이트전극이 접촉되는 부분을 나타내고, 영역 Ⅲ은 비트라인과 게이트전극이 접촉되는 부분을 나타낸다.
이와 같이 셀을 구성하는 도전층인 게이트전극 사이의 거리가 짧아짐에 따라 서로 다른 도전층 사이에 접촉이 발생되는데, 이를 방지하기 위해서는 게이트전극 사이에 형성되어야 하는 비트라인 콘택, 스토리지노드 콘택 등의 크기도 사진공정의 미스얼라인 마아진(misalign margin)이 충분할 정도로 작아져야 한다. 그러나, 콘택 사이즈를 줄이는 것은 현재의 사진기술로는 한계가 있기 때문에, 이를 극복하기 위한 여러 가지 방법이 제안되었다. 그 일 예로서, 게이트전극 사이에 비트라인 콘택 또는 스토리지노드 콘택을 형성하는 경우, 셀프 얼라인(self align)으로 패드와 활성영역 사이의 콘택을 먼저 형성한 후 패드 도전층을 형성하고, 이후 비트라인 콘택 및 스토리지노드 콘택을 패드 도전층 위에 형성함으로써 콘택의 미스얼라인 마아진을 증대시키려는 셀 패드(cell pad) 공정등이 제안된 바 있으나, 공정이 매우 복잡하다는 단점이 있다.
한편, 비트라인 콘택 또는 스토리지노드 콘택을 위한 콘택홀을 형성한 다음 콘택홀의 내측벽에 절연막 스페이서를 형성함으로써 게이트전극과 비트라인 또는 스토리지 노드 콘택 사이의 절연거리를 확보하는 방법이 제안된 바 있는데, 도면을 참조하여 간략히 설명하기로 한다.
도 2a 내지 도 2e는 종래의 일 방법에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들로서, 국내 특허 출원번호 91-18318호를 참조한 것이다.
도 2a를 참조하면, 도 1의 마스크패턴 P1을 이용하여 반도체기판(10)을 활성영역과 비활성영역으로 분리하기 위한 필드산화막(12)을 형성하고, 게이트전극(18), 소오스영역(14) 및 드레인영역(16)을 구비하는 트랜지스터를 통상의 제조공정으로 형성한다. 이어서, 결과물 상에 평탄화된 층간절연층(20)을 형성하고, 도 1의 마스크패턴 P3을 사용한 사진식각 공정으로 비트라인과 트랜지스터의 드레인영역(16)을 연결하기 위한 제1 콘택홀(5)을 형성한다. 다음에, 결과물 상에 절연물질을 증착한 후 이방성식각을 실시하여 상기 콘택홀의 내측벽에 비트라인과 게이트전극의 접촉을 방지하기 위한 제1 스페이서(40)를 형성한다.
도 2b를 참조하면, 제1 스페이서(40)가 형성된 결과물 상에 비트라인을 형성하기 위한 도전물질, 예를 들어 트랜지스터의 드레인영역(16)과 동일한 도전형의 불순물이 도우프된 폴리실리콘과 텅스텐 실리사이드(WSi)를 상기 콘택홀이 채워질 정도의 두께로 차례로 증착한 후, 도 1의 마스크패턴 P4를 사용한 사진식각 공정을 실시하여 트랜지스터의 드레인영역과 접속된 비트라인(30)을 형성한다.
도 2c를 참조하면, 비트라인(30)이 형성된 결과물 상에 상기 비트라인과 상부의 도전층을 절연시키기 위한 평탄화된 층간절연막(24)을 형성한 후, 도 1의 마스크패턴 P5를 사용한 사진식각 공정을 실시하여 트랜지스터의 소오스영역(14)과 스토리지전극을 접속시키기 위한 제2 콘택홀(7)을 형성한다. 이어서, 제2 콘택홀이 형성된 결과물 상에 절연물질을 증착한 후 에치백함으로써, 상기 콘택홀에 의해 그 측면이 노출된 게이트전극과 스토리지노드 콘택이 접촉하는 것을 방지하기 위한 제2 스페이서(42)를 형성한다.
도 2d를 참조하면, 제2 스페이서(42)가 형성된 결과물 상에 도전물질, 예를 들어 불순물이 도우프된 폴리실리콘을 상기 제2 콘택홀이 완전히 채워질 정도의 두께로 증착한 후 이방성 식각함으로써 소오스영역(14)과 스토리지전극을 접속시키기 위한 스토리지노드 콘택(100a)을 형성한다.
도 2e를 참조하면, 상기 도 2d의 결과물 상에 도전물질, 예를 들어 도우프된 폴리실리콘을 증착한 후 패터닝함으로써 각 셀 단위로 한정되며, 트랜지스터의 소오스영역(14)과 접속된 스토리지전극(100)을 형성한다. 이어서, 통상의 캐패시터 제조공정을 사용하여 유전막(110) 및 플레이트전극(120)을 형성함으로써 DRAM 소자를 완성한다.
상기한 종래의 방법에 의하면, 제1 및 제2 스페이서에 의해 게이트전극과 비트라인 콘택 또는 스토리지노드 콘택 사이의 절연거리를 확보할 수 있다. 그러나, 콘택이 게이트전극 위에 형성될 경우에는 이를 적용할 수 없으며, 세정공정에 의한 턱 발생 등의 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 매우 간단한 공정으로써 서로 다른 도전층 사이의 절연을 위한 공간의 마아진을 충분히 확보할 수 있도록 제조된 반도체 메모리장치를 제공함에 있다. 또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 메모리장치의 적합한 제조방법을 제공함에 있다.
도 1은 종래 및 본 발명의 반도체 메모리소자를 제조하기 위한 레이아웃의 일 예를 도시한 레이아웃도이다.
도 2a 내지 도 2e는 종래의 일 방법에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명을 적용한 일 실시예로서, DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 따른 반도체 메모리장치는, 제1 도전층, 제2 도전층 및 제3 절연층이 순차적으로 적층되어 있으며, 상기 제2 도전층의 외벽이 상기 제1 도전층 및 제1 절연층의 외벽에 비해 내부쪽으로 들어간 형태로 구성된 제1 배선층; 상기 제1 배선층의 측벽을 감싸는 모양으로 형성된 스페이서; 및 상기 제1 배선층들 사이에, 상기 스페이서에 의해 소정거리 이격되어 있으며, 상기 제1 배선층의 하지층과 상부 배선층을 연결시키기 위한 콘택을 구비하는 것을 특징으로 한다. 여기서, 상기 제2 도전층은 실리사이드로 이루어지고, 상기 스페이서는 질화막으로 이루어진 것이 바람직하다.
상기 과제를 이루기 위하여 본 발명에 따른 반도체 메모리장치는 또한, 제1 도전층, 제2 도전층 및 제1 절연층이 순차적으로 적층되어 있고, 상기 제2 절연층의 외벽은 상기 제1 도전층 및 제1 절연층의 외벽보다 내부쪽으로 들어간 형태인 게이트전극; 상기 게이트전극의 양 측벽을 감싸는 형태의 스페이서; 상기 게이트전극 양측의 반도체기판에 형성된 소오스/ 드레인; 상기 게이트전극의 일측에 형성된 스페이서에 의해 상기 게이트전극과 이격되며, 상기 드레인과 접속된 비트라인; 및 상기 게이트전극의 다른 측에 형성된 스페이서에 의해 상기 게이트전극과 이격되며, 스토리지전극을 소오스과 접속시키기 위한 스토리지전극 콘택을 구비하는 것을 특징으로 한다. 여기서, 상기 제1 도전층은 폴리실리콘, 제2 도전층은 실리사이드, 스페이서는 질화막으로 이루어진 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 따른 반도체 메모리장치의 제조방법은, 반도체기판 상에 제1 도전층, 제2 도전층 및 제1 절연층을 순차적으로 적층한 후 패터닝하여 제1 배선층 패턴을 형성하는 단계; 상기 제2 도전층의 일부를 등방성식각하여 상기 제1 배선층의 측벽에 홈을 형성하는 단계; 결과물 상에 절연물질을 증착한 후 이방성식각을 실시하여 상기 제1 배선층의 측벽을 감싸는 형태의 스페이서를 형성하는 단계; 스페이서가 형성된 결과물 상에 절연물질을 증착한 후 평탄화하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 제1 배선층의 하지층과 제2 배선층을 접속시키기 위한 콘택홀을 형성하는 단계; 및 콘택홀이 형성된 결과물 상에 도전물질을 증착한 후 이방성식각을 실시함으로써, 스페이서에 의해 상기 제1 배선층과 일정거리 이격되고 상기 제1 배선층의 하지층과 접속되는 제2 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다. 여기서, 상기 제1 도전층은 폴리실리콘, 제2 도전층은 실리사이드, 제1 절연층은 산화막으로 형성하고, 상기 제2 도전층을 등방성식각하는 단계는 NH4OH 희석용액을 사용한 습식식각으로 진행된다. 또한, 상기 스페이서는, 상기 층간절연층을 부분적으로 식각하는 이방성식각에 대해 상기 층간절연층을 구성하는 물질의 식각율보다 훨씬 낮은 식각율을 갖는 물질로 형성되는 것이 바람직한데, 예를 들어 상기 층간절연층은 산화막으로 형성되고, 상기 스페이서는 질화막으로 형성되는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 따른 반도체 메모리장치의 제조방법은 또한, 반도체기판 상에 폴리실리콘, 실리사이드 및 제1 절연층을 순차적으로 적층한 후 패터닝하여 게이트전극 패턴을 형성하는 단계; 상기 실리사이드층의 일부를 등방성식각하여 상기 게이트전극 패턴의 측벽에 홈을 형성하는 단계; 상기 반도체기판에 불순물을 주입하여 소오스/ 드레인을 형성하는 단계; 소오스/ 드레인이 형성된 결과물 상에 절연물질을 증착한 후 이방성식각을 실시하여 상기 게이트전극 패턴의 측벽을 감싸는 형태의 스페이서를 형성하는 단계; 스페이서가 형성된 결과물 상에 절연물질을 증착한 후 평탄화하여 제1 층간절연층을 형성하는 단계; 상기 제1 층간절연층을 부분적으로 식각하여 상기 드레인과 비트라인을 접속시키기 위한 제1 콘택홀을 형성하는 단계; 제1 콘택홀이 형성된 결과물 상에 도전물질을 증착한 후 이방성식각을 실시함으로써, 스페이서에 의해 상기 게이트전극과 일정거리 이격되고 상기 드레인과 접속되는 비트라인을 형성하는 단계; 비트라인이 형성된 결과물 상에 절연물질을 증착한 후 평탄화하여 제2 층간절연층을 형성하는 단계; 상기 제2 층간절연층을 부분적으로 식각하여 상기 소오스와 스토리지전극을 접속시키기 위한 제2 콘택홀을 형성하는 단계; 및 제2 콘택홀이 형성된 결과물 상에 도전물질을 증착한 후 이방성식각을 실시함으로써, 스페이서에 의해 상기 게이트전극과 일정거리 이격되고 상기 소오스와 스토리지전극을 접속시키기 위한 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. 여기서, 상기 제1 및 제2 층간절연층은 산화막으로 형성되고, 상기 스페이서는 질화막으로 형성되는 것이 바람직하다.
본 발명에 따르면, 고집적 메모리소자에서 도전층 사이에 형성되는 다른 도전층과의 절연거리를 충분히 확보할 수 있고, 공정 마아진을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
본 발명은 도전층 사이의 거리가 작은 경우, 특히 도전층 사이에 다른 도전층이 형성될 경우 각 도전층 사이의 절연을 위한 공간을 확보하며, 공정 마아진을 증가시킬 수 있는 방법을 제시한다. 본 발명을 DRAM 셀의 제조공정에 적용하면, 게이트전극과 비트라인 콘택 및 스토리지노드 콘택 사이의 절연거리와 미스얼라인 마아진을 충분히 확보할 수 있다. 또한, 공정이 매우 단순하며 자기정합적으로 콘택을 형성할 수 있는 이점이 있다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a는 제1 배선층 패턴을 패턴을 형성하는 단계를 나타낸다.
상세하게는, 반도체기판(50) 위에 서로 다른 식각율을 갖는 다층 구조의 도전층, 예를 들어 폴리실리콘으로 이루어진 제1 도전층(52) 및 텅스텐 실리사이드(WSi)로 이루어진 제2 도전층(54)을 순차적으로 형성한 후, 상기 제2 도전층 위에 산화막(56)을 연속적으로 증착한다. 이어서, 통상의 사진식각 공정을 사용하여 상기 제1 도전층(52)/ 제2 도전층(54)/ 산화막(56)을 패터닝함으로써 제1 배선층 패턴을 형성한다.
상기 제2 도전층(54)은 소정의 습식식각 공정에 대해 상기 제1 도전층(52) 및 산화막(56)의 식각율보다 3배 이상 높은 식각율을 갖는 물질로 형성하는 것이 바람직하다.
상기 산화막(56)은 상기 제1 배선층을 패터닝하기 위한 사진공정시 반사를 방지하기 위한 것으로, 질화막 또는 다른 반사방지 효과가 있는 물질을 사용할 수 있다.
도 3b는 제2 도전층(54)을 식각하여 언더컷을 형성하는 단계를 나타낸다.
상세하게는, 예를 들어 희석된 NH4OH 용액을 사용하여 상기 제1 도전층(54)을 등방성 식각하여 도시된 바와 같이 언더컷(under cut)을 형성한다. 이 때, 상기 제2 도전층(54)의 상, 하부에 형성되어 있는 산화막(56) 및 제1 도전층(52)은 상기 등방성 식각에 대해 상기 제2 도전층에 비해 식각율이 1/3이하로 낮은 물질로 이루어져 있기 때문에, 상기 제2 도전층을 식각하기 위한 상기 등방성 식각시 제2 도전층에 비해 1/3이하로 적은 두께가 식각된다(통상은 식각되는 양이 무시할 수 있을 정도로 작다).
도 3c는 스페이서(58)를 형성하는 단계를 나타낸다.
상세하게는, 제2 도전층(54)의 일부가 식각되어 언더컷이 형성된 결과물의 전표면에, 예를 들어 질화막과 같은 절연물질을 소정 두께로 증착한 후 이를 이방성식각하여 제1 배선층 패턴의 측벽에 스페이서(58)를 형성한다. 상기 스페이서(58)를 형성하는 물질로서는, 후속 공정에서 산화막으로 이루어진 층간절연막을 식각하여 콘택홀을 형성하는 공정에서 식각 방지막 역할을 할 수 있는 물질, 예를 들어 실리콘질화막(Si3N4)으로 형성하는 것이 바람직하다.
도 3d는 콘택홀을 형성하는 단계를 나타낸다.
상세하게는, 스페이서가 형성된 결과물 상에 산화막, 예를 들어 보론-인을 함유하는 산화막(Borophospho-Silicate Glass; BPSG)을 소정 두께로 증착한 후 고온 리플로우(reflow)와 같은 평탄화공정을 실시하여 평탄화된 층간절연층(60)을 형성한다. 이어서, 통상의 사진식각 공정을 적용하여 상기 층간절연막을 부분적으로 식각함으로써 상기 제1 배선층의 하지층과 제2 배선층을 접속시키기 위한 콘택홀(62)을 형성한다.
상기 제1 배선층 패턴의 측벽에는 질화막으로 이루어진 스페이서(58)가 형성되어 있고, 이 질화막은 산화막으로 이루어진 층간절연층보다 현저히 낮은 식각율을 갖는다. 특히, 언더컷이 형성된 부위에는 다른 부위에 비해 최대 5배 이상까지 질화막이 두껍게 형성되어 있으므로, 상기 콘택홀을 형성하기 위한 층간절연막(60)의 식각시 질화막 스페이서(58)가 식각방지층의 역할을 충분히 할 수 있다. 따라서, 종래의 방법에서 처럼 배선층의 측벽이 노출되는 문제를 방지할 수 있다.
이어서, 통상의 배선층 형성공정을 적용함으로써, 상기 콘택홀을 채우며 상기 스페이서(58)에 의해 상기 제1 배선층과 절연된 제2 배선층(도시되지 않음)을 형성한다.
도 4a 내지 도 4e는 본 발명을 적용한 일 실시예로서, DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
도 4a는 게이트전극 패턴을 형성하는 단계를 도시한 단면도이다.
상세하게는, 도 1의 마스크패턴 P1을 이용하여 반도체기판(70)을 활성영역과 비활성영역으로 분리하기 위한 필드산화막(72)을 형성하고, 반도체기판의 상기 활성영역에 얇은 열산화막을 성장시켜 게이트절연막(73)을 형성한다. 이어서, 상기 게이트절연막 상에 서로 다른 식각율을 갖는 다층 구조의 도전층, 예를 들어 도우프된 폴리실리콘(74)/ 텅스텐 실리사이드(76)/ 절연막(78)을 차례로 적층한 후, 도 1의 마스크패턴 P2를 적용하여 패터닝함으로써 게이트전극 패턴을 형성한다.
상기 텅스텐 실리사이드(76)는 게이트전극의 저항을 줄이기 위한 것으로, 텅스텐 실리사이드(WSi) 이외에 티타늄 실리사이드(TiSi2) 또는 코발트 실리사이드(CoSi2) 등의 내화성금속의 실리사이드를 사용할 수 있다. 그리고, 상기 텅스텐 실리사이드 위에 적층된 산화막(78)은 게이트전극을 패터닝하기 위한 사진식각 공정시 반사를 방지하기 위한 것으로, 질화막 또는 다른 반사방지 효과가 있는 물질을 사용할 수 있다.
계속해서, 상기 게이트전극 패턴을 이온주입 마스크로 사용하여 상기 반도체기판에 기판과 반대 도전형의 불순물이온을 주입하여 소오스/ 드레인(80)을 형성한 후, 텅스텐 실리사이드를 선택적으로 식각할 수 있는 물질, 예를 들어 희석된 NH4OH 용액을 사용하여 상기 텅스텐 실리사이드층(76)을 등방성 식각하여 도시된 바와 같이 언더컷(under cut)을 형성한다.
이 때, 텅스텐 실리사이드(76)의 상, 하부에 형성되어 있는 산화막(78) 및 폴리실리콘층(74)은 상기 등방성 식각에 대해 텅스텐 실리사이드에 비해 식각율이 1/3이하로 낮기 때문에, 상기 텅스텐 실리사이드에 대한 등방성 식각시 텅스텐 실리사이드에 비해 1/3이하로 적은 두께가 식각된다(통상은 식각되는 양이 무시할 수 있을 정도로 작다).
도 4b는 스페이서(82)를 형성하는 단계를 도시한 단면도이다.
상세하게는, 언더컷이 형성된 결과물의 전표면에, 예를 들어 질화막과 같은 절연물질을 소정 두께로 증착한 후 이를 이방성식각하여 게이트전극 패턴의 측벽에 스페이서(82)를 형성한다. 상기 스페이서(82)를 형성하는 물질로서는, 후속 공정에서 산화막으로 이루어진 층간절연막을 식각하여 콘택홀을 형성하는 공정시 식각 방지막 역할을 할 수 있는 물질, 예를 들어 실리콘질화막(Si3N4)으로 형성하는 것이 바람직하다.
도 4c는 제1 콘택홀(h1)을 형성하는 단계를 도시한 단면도이다.
상세하게는, 스페이서(82)가 형성된 결과물 상에, 예를 들어 보론-인을 함유하는 산화막(Borophospho-Silicate Glass; BPSG) 또는 도우프되지 않은 산화막과 같은 산화막을 소정 두께로 증착한 후 고온 리플로우(reflow)와 같은 평탄화공정을 실시하여 평탄화된 층간절연층(84)을 형성한다. 이어서, 도 1의 비트라인 콘택을 형성하기 위한 마스크패턴 P3을 이용한 사진식각 공정을 적용하여 상기 층간절연막을 부분적으로 식각함으로써, 비트라인과 트랜지스터의 드레인영역(81)을 접속시키기 위한 제1 콘택홀(h1)을 형성한다.
상기 게이트전극의 측벽에는 질화막으로 이루어진 스페이서(82)가 형성되어 있고, 이 질화막은 산화막으로 이루어진 층간절연층(84)보다 현저히 낮은 식각율을 갖는다. 특히, 언더컷이 형성된 부위에는 다른 부위에 비해 최대 5배 이상까지 질화막이 두껍게 형성되어 있으므로, 상기 제1 콘택홀(h1)을 형성하기 위한 층간절연막(84)의 식각시 질화막 스페이서(82)가 식각방지층의 역할을 충분히 할 수 있다. 따라서, 종래의 방법에서 처럼 게이트전극의 측벽이 노출되는 문제가 발생되지 않는다.
도 4d는 비트라인(86)을 형성하는 단계를 도시한 단면도이다.
상세하게는, 제1 콘택홀이 형성된 결과물 상에 비트라인을 형성하기 위한 도전물질, 예를 들어 소오스/ 드레인영역과 동일한 도전형의 불순물이 도우프된 폴리실리콘을 상기 제1 콘택홀이 매몰될 수 있을 정도의 두께로 증착한 후, 도 1의 비트라인을 형성하기 위한 마스크패턴 P4를 이용한 사진식각 공정을 적용하여 상기 폴리실리콘층을 이방성식각함으로써, 스페이서(82)에 의해 게이트전극과 일정 거리 이격되고 드레인영역(81)과 접속된 비트라인(86)을 형성한다.
비트라인의 저항을 감소시키기 위하여 상기 폴리실리콘층 위에 텅스텐 실리사이드(WSi)와 같은 내화성금속의 실리사이드를 더 형성한 후 패터닝하여 비트라인을 형성할 수도 있다.
도 4e는 캐패시터를 형성하는 단계를 나타낸다.
상세하게는, 비트라인이 형성된 상기 결과물 상에, BPSG 또는 도우프되지 않은 산화막(Undoped Silicate Glass; USG)과 같은 산화막을 증착한 후 평탄화하여 상기 비트라인(86)을 그 상부에 형성되는 다른 도전층과 절연시키기 위한 층간절연층(88)을 형성한다. 이어서, 도 1의 스토리지노드 콘택을 형성하기 위한 마스크패턴 P5를 이용한 사진식각 공정을 적용하여 소오스영역(80) 상의 상기 층간절연층을 제거해냄으로써 제2 콘택홀을 형성하고, 계속해서 결과물의 전면에 도전물질, 예를 들어 상기 소오스영역과 동일한 도전형의 불순물이 도우프된 폴리실리콘을 상기 제2 콘택홀을 완전히 매몰할 수 있을 정도의 두께로 증착한 후 에치백하여 상기 소오스영역(80)과 스토리지전극을 접속시키기 위한 플럭(90)을 형성한다.
이 때, 상기 게이트전극의 측벽에는 질화막으로 이루어진 스페이서(82)가 형성되어 있고, 특히 언더컷이 형성된 부위에는 다른 부위에 비해 최대 5배 이상까지 질화막이 두껍게 형성되어 있으므로, 상기 제2 콘택홀을 형성하기 위한 층간절연막(88)의 식각시 게이트전극의 측벽이 노출되는 문제가 발생되지 않는다.
계속해서, 통상의 제조공정을 사용하여 스토리지 전극(92), 유전체막(94) 및 플레이트 전극(96)을 차례로 형성함으로써, 트랜지스터와 캐패시터로 이루어진 DRAM 셀을 완성한다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상이 속한 범위내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 반도체 메모리장치 및 그 제조방법에 따르면, 적층구조의 도전층을 형성할 때 상부도전층에 언더컷을 형성한 후 상기 도전층의 측벽에 스페이서를 형성함으로써, 콘택홀 형성시 상기 스페이서가 충분히 식각방지층 역할을 할 수 있게 한다. 따라서, 상기 도전층 사이에 형성되는 다른 도전층과의 절연거리를 충분히 확보할 수 있고, 공정 마아진을 증가시킬 수 있다.
또한, 본 발명을 디램 셀의 제조에 적용할 경우, 폴리사이드 구조의 게이트전극에 언더컷을 형성하고 상기 게이트전극의 측벽에 질화막 스페이서를 형성한 후 후속 공정을 진행한다. 따라서, 비트라인 콘택 또는 스토리지노드 콘택 형성을 위한 콘택홀 형성시 상기 질화막 스페이서가 식각방지막 역할을 함으로써 게이트전극의 측벽이 노출되어 비트라인 콘택 또는 스토리지노드 콘택과 접촉되거나, 상기 콘택들이 게이트전극 위에 형성될 경우에도 문제없이 적용할 수 있다.
상기 질화막 스페이서는 LDD 형성용 스페이서와 겸용할 수가 있으므로, 소오스/ 드레인을 LDD구조로 형성할 경우에는 추가의 스페이서 형성 공정이 필요하지 않다.
또한, 상기 스페이서는 비트라인 콘택 이외에 스토리지 노드 콘택등 모든 종류의 콘택에 적용하여 게이트전극과 콘택 사이의 미스얼라인 마아진을 확보할 수 있게 한다.

Claims (11)

  1. 제1 도전층, 제2 도전층 및 제3 절연층이 순차적으로 적층되어 있으며, 상기 제2 도전층의 외벽이 상기 제1 도전층 및 제1 절연층의 외벽에 비해 내부쪽으로 들어간 형태로 구성된 제1 배선층;
    상기 제1 배선층의 측벽을 감싸는 모양으로 형성된 스페이서;
    상기 제1 배선층들 사이에, 상기 스페이서에 의해 소정거리 이격되어 있으며, 상기 제1 배선층의 하지층과 상부 배선층을 연결시키기 위한 콘택을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 제2 도전층은 실리사이드로 이루어지고, 상기 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  3. 제1 도전층, 제2 도전층 및 제1 절연층이 순차적으로 적층되어 있고, 상기 제2 절연층의 외벽은 상기 제1 도전층 및 제1 절연층의 외벽보다 내부쪽으로 들어간 형태인 게이트전극;
    상기 게이트전극의 양 측벽을 감싸는 형태의 스페이서;
    상기 게이트전극 양측의 반도체기판에 형성된 소오스/ 드레인;
    상기 게이트전극의 일측에 형성된 스페이서에 의해 상기 게이트전극과 이격되며, 상기 드레인과 접속된 비트라인;
    상기 게이트전극의 다른 측에 형성된 스페이서에 의해 상기 게이트전극과 이격되며, 스토리지전극을 소오스과 접속시키기 위한 스토리지전극 콘택을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서, 상기 제1 도전층은 폴리실리콘, 제2 도전층은 실리사이드, 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  5. 반도체기판 상에 제1 도전층, 제2 도전층 및 제1 절연층을 순차적으로 적층한 후 패터닝하여 제1 배선층 패턴을 형성하는 단계;
    상기 제2 도전층의 일부를 등방성식각하여 상기 제1 배선층의 측벽에 홈을 형성하는 단계;
    결과물 상에 절연물질을 증착한 후 이방성식각을 실시하여 상기 제1 배선층의 측벽을 감싸는 형태의 스페이서를 형성하는 단계;
    스페이서가 형성된 결과물 상에 절연물질을 증착한 후 평탄화하여 층간절연층을 형성하는 단계;
    상기 층간절연층을 부분적으로 식각하여 상기 제1 배선층의 하지층과 제2 배선층을 접속시키기 위한 콘택홀을 형성하는 단계; 및
    콘택홀이 형성된 결과물 상에 도전물질을 증착한 후 이방성식각을 실시함으로써, 스페이서에 의해 상기 제1 배선층과 일정거리 이격되고 상기 제1 배선층의 하지층과 접속되는 제2 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제 5 항에 있어서, 상기 제1 도전층은 폴리실리콘, 제2 도전층은 실리사이드, 제1 절연층은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제 5 항에 있어서, 상기 제2 도전층을 등방성식각하는 단계는,
    NH4OH 희석용액을 사용한 습식식각으로 진행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제 5 항에 있어서, 상기 스페이서는,
    상기 층간절연층을 부분적으로 식각하는 이방성식각에 대해 상기 층간절연층을 구성하는 물질의 식각율보다 훨씬 낮은 식각율을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 제 5 항 및 제 8 항 중의 어느 한 항에 있어서,
    상기 층간절연층은 산화막으로 형성되고, 상기 스페이서는 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  10. 반도체기판 상에 폴리실리콘, 실리사이드 및 제1 절연층을 순차적으로 적층한 후 패터닝하여 게이트전극 패턴을 형성하는 단계;
    상기 실리사이드층의 일부를 등방성식각하여 상기 게이트전극 패턴의 측벽에 홈을 형성하는 단계;
    상기 반도체기판에 불순물을 주입하여 소오스/ 드레인을 형성하는 단계;
    소오스/ 드레인이 형성된 결과물 상에 절연물질을 증착한 후 이방성식각을 실시하여 상기 게이트전극 패턴의 측벽을 감싸는 형태의 스페이서를 형성하는 단계;
    스페이서가 형성된 결과물 상에 절연물질을 증착한 후 평탄화하여 제1 층간절연층을 형성하는 단계;
    상기 제1 층간절연층을 부분적으로 식각하여 상기 드레인과 비트라인을 접속시키기 위한 제1 콘택홀을 형성하는 단계;
    제1 콘택홀이 형성된 결과물 상에 도전물질을 증착한 후 이방성식각을 실시함으로써, 스페이서에 의해 상기 게이트전극과 일정거리 이격되고 상기 드레인과 접속되는 비트라인을 형성하는 단계;
    비트라인이 형성된 결과물 상에 절연물질을 증착한 후 평탄화하여 제2 층간절연층을 형성하는 단계;
    상기 제2 층간절연층을 부분적으로 식각하여 상기 소오스와 스토리지전극을 접속시키기 위한 제2 콘택홀을 형성하는 단계; 및
    제2 콘택홀이 형성된 결과물 상에 도전물질을 증착한 후 이방성식각을 실시함으로써, 스페이서에 의해 상기 게이트전극과 일정거리 이격되고 상기 소오스와 스토리지전극을 접속시키기 위한 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  11. 제 10 항에 있어서, 상기 제1 및 제2 층간절연층은 산화막으로 형성되고, 상기 스페이서는 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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