KR20020014489A - 반도체 소자의 커패시터 형성 방법 - Google Patents

Abstract

반도체 소자의 커패시터 형성 방법이 제공된다. 본 발명은 실린더형 하부전극, HSG막, 유전체막 및 상부 전극이 순차적으로 형성한다. 특히, 단위 셀로 분리되는 실린더형 하부 전극을 형성할 때 실린더형 하부 전극 사이에 실리콘 산화막을 일부 남긴다. 이에 따라, 실린더형 하부 전극 상에 HSG막을 형성할 때 실린더형 하부 전극 사이에 마이크로 브릿지가 발생하는 것이 억제된다.

Description

반도체 소자의 커패시터 형성 방법{Method for forming capacitor in semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 커패시터 형성방법에 관한 것이다.

일반적으로, 반도체 소자, 예컨대 DRAM 소자의 집적도가 높아짐에 따라 반도체 소자의 커패시터는 큰 커패시턴스값을 가져야 한다. 이에 따라, 커패시터 구조가 단순 박스형에서 실린더형으로 변경되고 있고 커패시터의 높이도 증가일로에 있다. 그러나, 제조공정상 커패시터의 높이만 무작정 높일 수 없어 실리더형 커패시터에서 표면에 HSG(반구형 그레인)을 갖는 하부 전극과 고유전율 유전체막을 채용하고 있다.

그런데, 상술한 바와 같이 표면에 HSG을 갖는 하부 전극을 채용할 경우 하부 전극 사이의 임계 크기(critical dimension, CD)를 100nm 이상으로 하지 않으면 하부 전극 사이에 마이크로 브릿지(micro-bridge)가 발생한다. 이렇게 마이크로 브릿지가 발생하면 반도체 소자가 동작할 때 2-비트 페일(2-bit fail)이 발생한다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 실린더형 커패시터에서 반구형 그레인을 갖는 하부 전극을 채용할 때 2-비트 페일을 방지할 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는 데 있다.

도 1 내지 도 6은 본 발명에 의한 반도체 소자의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이고,

도 7은 본 발명의 도 6의 HSG 형성단계를 설명하기 위하여 도시한 단면도이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 커패시터 형성 방법은 식각 방지막이 형성된 반도체 기판 상에 그 내부에 홀을 갖는 물질막 패턴을 형성한다. 이어서, 상기 홀에 의하여 노출된 식각 방지막을 식각한 후, 상기 홀이 형성된 반도체 기판의 전면에 하부 전극용 제1 도전막을 형성한다.

다음에, 상기 홀 내에 실리콘 산화막을 채운 다음 상기 실리콘 산화막을 에치백함과 동시에 상기 물질막 패턴의 표면에 형성된 제1 도전막을 식각한다. 계속하여, 상기 홀의 내부 및 식각된 제1 도전막 사이에 남아있는 실리콘 산화막을 제거하여 단위 셀 별로 분리된 실린더형 하부 전극을 형성한다. 계속하여, 상기 실린더형 하부 전극이 형성된 반도체 기판의 전면에 HSG막, 유전체막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성한다.

특히, 본 발명의 반도체 소자의 커패시터 형성방법은 상기 실린더형 하부 전극을 형성할 때 상기 실린더형 하부 전극 사이의 실리콘 산화막을 일부 남긴다. 이는 후의 HSG 형성 단계에서 실린더형 하부 전극 사이에 마이크로 브릿지가 발생하는 것을 억제하기 위함이다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.

도 1 내지 도 6은 본 발명에 의한 반도체 소자의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이고, 도 7은 본 발명의 도 6의 HSG 형성단계를 설명하기 위하여 도시한 단면도이다.

도 1을 참조하면, 비트라인(12), 도전성 플러그(14) 및 층간 절연막(16)이 형성된 반도체 기판(10)의 전면에 식각 방지막(18)을 형성한다. 상기 도전성 플러그(14)는 불순물이 도핑된 폴리실리콘막으로 형성하고, 상기 식각 방지막(18)은 실리콘 질화막(SiN)으로 형성한다.

이어서, 상기 식각 방지막(18) 상에 물질막을 형성한 후 사진식각공정을 이용하고 상기 식각 방지막(18)을 식각 정지점으로 하여 상기 물질막을 식각함으로써홀(21)을 형성한다. 결과적으로, 상기 물질막은 그 내부에 홀(21)이 형성된 물질막 패턴(20)이 된다. 본 실시예에서, 상기 물질막은 실리콘 산화막을 1000∼30000Å의 두께로 형성한다.

도 2를 참조하면, 상기 홀(21)에 의하여 노출된 식각 방지막(18)을 식각하여 상기 도전성 플러그(14)를 노출시킨다. 다음에, 상기 도전성 플러그(14)와 전기적으로 연결되도록 상기 홀(21)이 형성된 반도체 기판(10)의 전면에 하부 전극용 제1 도전막(22)을 형성한다. 즉, 상기 하부 전극용 제1 도전막(22)은 홀(21)의 내벽과, 물질막 패턴(20), 도전성 플러그(14) 및 층간 절연막(16)의 표면에 형성된다. 상기 제1 도전막(22)은 불순물이 도핑된 폴리실리콘막으로 형성한다.

도 3 및 도 4를 참조하면, 상기 홀(21) 내에 실리콘 산화막(24)을 채운다. 이어서, 상기 실리콘 산화막(24)을 에치백함과 동시에 상기 물질막 패턴(20)의 표면에 형성된 제1 도전막(22)을 식각한다. 이렇게 되면, 상기 홀(21)의 내부 및 식각된 제1 도전막(22) 사이에는 실리콘 산화막(24)이 남아있게 된다.

도 5를 참조하면, 상기 홀(21)의 내부 및 식각된 제1 도전막(22) 사이에 남아있는 실리콘 산화막(24)을 리프트오프 공정을 이용하여 제거함으로써 단위 셀 별로 분리된 실린더형 하부 전극(22a)을 형성한다. 이때, 상기 홀(21)의 내부의 실리콘 산화막(24)은 모두 제거하고 상기 실린더형 하부 전극(22a) 사이의 실리콘 산화막(24a)을 200∼10,000Å의 두께 만큼 일부 남긴다. 이렇게 실린더형 하부 전극(22a) 사이에 실리콘 산화막(24a)을 남기면 후의 HSG 형성 단계에서 실린더형 하부 전극(22a) 사이에 마이크로 브릿지(micro-bridge)가 발생하는 것을 억제할 수있다.

도 6 및 도 7을 참조하면, 상기 실린더형 하부 전극(22a)이 형성된 반도체 기판(10)의 전면에 HSG막(26)을 형성한다. 즉, 실린더형 하부 전극(22a)의 내부와 외벽에 HSG막(26)을 형성한다. 특히, 본 발명은 실린더형 하부 전극(22a) 사이의 식각 방지막(18) 상에 실리콘 산화막(24a)이 일부 남아 있기 때문에 실린더형 하부 전극(22) 사이에 마이크로 브릿지가 발행하지 않는다.

다시 말해서, 도 7에 도시한 바와 같이 폴리실리콘막으로 구성된 실린더형 하부 전극(22a) 사이가 실리콘 질화막으로 구성되어 있다. 즉, 도 7은 폴리실리콘막/실리콘질화막/폴리실리콘막으로 구성되어 있어 HSG막이 식각방지막(18) 바닥에 붙는 마이크로 브릿지가 형성되어 이를 해결하기가 어렵다. 그러나, 본 발명은 도 6에 도시한 바와 같이 폴리실리콘막으로 구성된 실린더형 하부 전극(22a) 사이가 실리콘 질화막 및 실리콘 산화막으로 구성되어 있다. 즉, 도 6은 폴리실리콘막/실리콘산화막/폴리실리콘막으로 구성되어 있어 상술한 마이크로 브릿지 문제를 해결할 수 있다.

계속하여, 상기 실린더형 하부 전극 상에 유전체막(도시 안함), 및 상부 전극(도시 안함)을 형성함으로써 반도체 소자의 커패시터를 완성한다.

상술한 바와 같이 본 발명의 반도체 소자의 커패시터 형성 방법은 실린더형 하부 전극 사이에 실리콘 산화막을 일부 남겨 하부 전극 사이에 형성되는 마이크로 브릿지 문제를 해결할 수 있다. 이에 따라, 반도체 소자가 동작할 때의 2-비트 페일을 억제할 수 있다.

Claims (3)

1. 반도체 기판 상에 식각 방지막을 형성하는 단계;

   상기 식각 방지막 상에 그 내부에 홀을 갖는 물질막 패턴을 형성하는 단계;

   상기 홀에 의하여 노출된 식각 방지막을 식각하는 단계;

   상기 홀이 형성된 반도체 기판의 전면에 하부 전극용 제1 도전막을 형성하는 단계;

   상기 홀 내에 실리콘 산화막을 채우는 단계;

   상기 실리콘 산화막을 에치백함과 동시에 상기 물질막 패턴의 표면에 형성된 제1 도전막을 식각하는 단계;

   상기 홀의 내부 및 식각된 제1 도전막 사이에 남아있는 실리콘 산화막을 제거하여 단위 셀 별로 분리된 실린더형 하부 전극을 형성하되, 상기 실린더형 하부 전극 사이의 실리콘 산화막은 일부 남기는 단계;

   상기 실린더형 하부 전극이 형성된 반도체 기판의 전면에 HSG막을 형성하는 단계; 및

   상기 HSG막이 형성된 실린더형 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
2. 제1항에 있어서, 상기 물질막은 실리콘 산화막을 1000∼30,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
3. 제1항에 있어서, 상기 실린더형 하부 전극 사이에 남는 실리콘 산화막은 200∼10,000Å의 두께인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.