KR20010019578A - 커패시터 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 중 커패시터 형성 방법에 관한 것으로, 커패시터의 하부 전극을 형성하기 위한 전 단계인 절연막 증착과 식각 방법이 개시된다. 절연막을 증착하되 단일층이 아닌 다층으로 적층하여 다층 절연막을 형성한다. 상기 다층 절연막은 먼저 증착된 절연막이 습식 식각율이 높다. 상기 다층 절연막은 건식으로 먼저 식각하면 하부는 식각율이 떨어져 좁아지게 되는데 이 때 습식 식각을 해서 습식 식각율이 높은 하부 절연막이 상부 절연막보다 더 많이 식각된다. 이러한 효과로 종래에 단일층일 때 하부로 내려갈수록 식각이 잘 안되어 폭이 좁아지던 현상을 보상해 줄 수 있어 상부에서 하부까지 일정하게 식각된 오프닝을 형성할 수 있다.

Description

커패시터 형성 방법{METHOD FOR FORMING CAPACITOR}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로 커패시터 형성 방법에 관한 것이다.
반도체 분야, 특히 메모리 분야에서 가장 널리 사용되고 있는 제품은 DRAM(Dynamic Random Access Memory)이다. DRAM은 하나의 트랜지스터와 하나의 커패시터로 구성된 셀(cell)을 하나의 정보 단위로 한다. 따라서, 메모리의 용량을 증대시키는 방법은 셀을 얼마나 많이 집적시키는 제조 기술을 확보하느냐에 달려있다. 반도체 메모리의 고집적화, 고용량화의 기술적 과제는 구성 요소인 트랜지스터(transistor)와 커패시터(capacitor)의 크기 감소 기술과 셀 사이의 절연 영역의 감소 기술에 달려 있다. 초기 DRAM인 16Kb DRAM의 셀 면적은 500㎛2의 평면 구조를 갖고 있으며 최근의 64Mb DRAM의 셀 면적은 1.3-2.0㎛2으로 300분의 1로 크기가 줄어 들었다. 이에 반하여, 셀의 구성 요소인 커패시터의 면적은 16Kb DRAM의 경우 150㎛2에서 64Mb DRAM의 경우 4-6㎛2으로 30분의 1로 줄어든 데 불과하다.
셀의 축소에 비례해서 커패시터의 면적을 줄일 수 없는 이유는 커패시터의 특성에 관련이 있다. 소프트 에러(soft error)와 노이즈(noise) 등의 문제로 DRAM에서 정보를 저장하기 위해 최소한으로 요구하는 커패시턴스(capacitance)가 존재한다. DRAM이 정보를 저장하기 위해서는 최소한 25fF의 커패시턴스가 요구된다. 커패시턴스는 전극사이의 유전체의 유전율과 전극 면적에 비례한다. 따라서, 셀 면적이 아무리 작아지더라고 커패시터의 면적을 줄이는 데는 한계가 있다.
메모리의 고용량화, 고집적화를 위해서는 작은 면적에서 충분한 커패시턴스를 확보하는 기술이 필요하다. 커패시턴스를 증가시키는 방법으로 고유전율을 가진 물질의 개발과 전극 표면적을 크게 하는 방법이 있다.
일반적으로 사용되는 유전물질은 SiO2(유전율 ε=3.9) 및 Si3N4(ε=7.0)이다. 고유전물질로는 TiO2(ε=70-80), Ta2O5(ε=24-26), ZrO2(ε=15-20), SrTiO3(ε=200-300) 및 BST(ε=300-500) 등이 있다. 그러나, 유전율이 클수록 누설 전류가 커서 실제 공정에 적용하는 데는 아직까지 문제점들을 가지고 있다. 하지만, 최근에 BST 등을 이용한 시도들이 이루어지고 있다.
전극의 표면적을 증가시키는 방법으로 가장 널리 사용하는 방법은 적층(stack) 구조, 그 중에 실린더 구조(cylinder structure)가 많이 사용된다. 그러나, 전극의 표면적을 높이기 위해 적층 높이가 높아지면서 큰 단차가 형성된다. 이러한 단차는 후속 공정 진행에 어려움을 준다. 또한, 실린더 구조를 형성시 높은 종횡비로 인하여 식각과 증착시 원하지 않는 문제점들이 발생된다.
도 1은 종래의 실린더형 커패시터 형성 방법의 문제점을 보여주는 단면도이다.
도 1을 참조하면, 일반적인 실린더형 커패시터 형성 방법이 나타나 있다. 콘택 플러그(contact plug, 104)가 형성된 층간 절연막(102) 상에 식각 정지막인 실리콘 질화막(106)이 증착된다. 상기 실리콘 질화막(106) 상에 절연막(108)이 증착된다. 사진 공정을 통해 상기 콘택 플러그(104)가 노출되도록 상기 절연막(108)을 식각하므로 오프닝이 형성된다. 후속으로, 상기 오프닝 내벽이 도전막으로 증착되고 상기 절연막이 제거되면 커패시터의 하부 전극(storage node)이 형성된다.
그러나, 상기 오프닝 형성시 도 1에서와 같이 아래쪽으로 내려갈수록 폭이 좁아지는 현상이 나타난다. 이러한 원인으로 커패시터의 높이가 어느 정도 이상 높아지더라도 커패시턴스가 증가하지 않는다. 약 1000nm 이상의 높이가 되면 이러한 현상이 현저하게 나타난다. 그래서, 하부 폭이 좁아 콘택 불량과 하부 전극이 쓰러질 가능성이 있다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 커패시터의 하부 전극 형성을 위한 절연막 식각시 그 폭이 일정하게 유지되는 커패시터 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 커패시터 형성 방법의 문제점을 보여주는 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 커패시터 형성 방법을 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 커패시터 형성 방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
202, 302 : 절연막 204, 304 : 콘택 플러그
206, 306 : 실리콘 질화막 208, 308 : 제 1 절연막
210, 310 : 제 2 절연막 212 : 제 3 절연막
214 : 제 4 절연막 216, 316 : 오프닝
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터 형성 방법은 콘택 플러그가 형성된 제 1 절연막 상에 제 2 절연막을 증착한다. 상기 제 2 절연막 상에 식각율이 큰 순서로 절연막을 다층으로 증착하여 다층 절연막을 형성한다. 사진 공정을 통해 상기 다층 절연막을 식각하여 오프닝을 형성한다. 상기 오프닝 내벽을 도전막으로 증착한다. 상기 다층 절연막을 제거한다.
(실시예)
이하 도 2 및 도 3을 참고로 하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 커패시터 형성 방법은 커패시터의 하부 전극을 형성하기 위한 절연막 증착 공정에서 식각율이 상이한 절연막들이 다층으로 적층되므로 오프닝 형성시 수직으로 곧은 모양이 형성된다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 커패시터 형성 방법을 보여주는 단면도이다.
도 2a를 참조하면, 층간 절연막(202) 내에 콘택 플러그(204)가 형성된다. 상기 층간 절연막(202)은 BPSG(Boron Phosphorus Silicte Glass), HDP(High Density Plasma) 산화막 및 USG(Undoped Silicate Glass) 등으로 형성된다. 상기 콘택 플러그(204)와 층간 절연막(202) 상에 실리콘 질화막(206)이 증착된다. 상기 실리콘 질화막(206)은 식각 정지막(etch stopping layer)의 역할을 한다.
상기 실리콘 질화막(206) 상에 제 1 절연막(208), 제 2 절연막(210), 제 3 절연막(212) 및 제 4 절연막(214)이 차례로 적층되어 다층 절연막(208-214)이 형성된다. 상기 제 1, 제 2, 제 3 및 제 4 절연막(208, 210, 212, 214)은 BPSG, USG, SiON, SiO2, PSG, HDP 산화막 등으로 형성된다. 상기 제 4 절연막(214)의 두께는 상기 제 1, 제 2 및 제 3 절연막(208, 210, 212)의 두께를 합한 것보다 더 두꺼워야 한다. 이유는 상기 다층 절연막의 높이가 약 1000nm 정도인데 종래의 단일 절연막일 경우 위에서 아래로 약 600nm까지는 수직(vertical)을 유지하면서 오프닝이 형성되고 그 아래 영역에서 경사가 완만해져 폭이 좁아졌기 때문에 그 아래 부분만 식각율이 높은 물질로 대체해 주기 때문이다. 상기 다층 절연막(208-214)은 상기 제 4, 제 3, 제 2 및 제 1 절연막(214, 212, 210, 208) 순으로 식각율(ecth rate)이 크다.
도 2b를 참조하면, 상기 제 4 절연막(214) 상에 포토레지스트막(도면에 미도시)이 증착된다. 상기 포토레지스트막이 패터닝(patterning)된다. 상기 포토레지스트막 패턴이 마스크로 이용되어 상기 제 4, 제 3, 제 2 및 제 1 절연막(214, 212, 210, 208)이 이방성 건식 식각된다. 상기 이방성 건식 식각에 의해 상기 다층 절연막(208-214)이 빠르게 수직 방향으로 식각된다. 그러나, 이 경우에도 종래의 문제점은 그대로 드러나 참조 번호 218의 점선과 같이 하부 폭이 좁게 식각된다. 그래서, 등방성 습식 식각 공정이 더 수행된다. 상기 다층 절연막(208-214)의 각각의 절연막들은 습식 식각 선택비(etch selectivity)가 다르기 때문에, 즉 아래로 내려갈수록 식각율이 커지기 때문에 아래로 내려갈수록 식각이 잘 되어 종래의 폭이 좁아지는 문제점을 보상하여 수직인 오프닝(216)이 형성된다.
도 3은 본 발명의 기술적 사상을 통해 당업자가 응용 가능한 실시예를 보여주는 단면도이다.
콘택 플러그(304)가 형성된 층간 절연막(302) 상에 실리콘 질화막(306)이 증착된다. 상기 실리콘 질화막(306) 상에 제 1 절연막(308)과 제 2 절연막(310)이 증착된다. 상기 제 1 절연막(308)이 상기 제 2 절연막(310)보다 식각율이 더 높다. 오프닝 형성용 마스크를 사용하여 상기 제 2, 제 1 절연막(310, 308)이 이방성 건식 식각되어 오프닝(312)이 형성된다. 그리고 나서, 등방성 습식 식각 공정이 더 수행되므로 도 3에서 보는 바와 같이 제 1 절연막(308)이 더 식각된다. 따라서, 오프닝(312)의 하부 폭이 충분히 넓어진다.
도면에서 보면, 상기 제 1 절연막(308)이 오히려 상기 제 2 절연막(310)보다 더 식각되어 언더컷(under cut) 현상이 발생한다. 이러한 언더컷으로 항복 전압(breakdown voltage)이 변화가 생기지만 후속 커패시터의 하부 전극 형성 공정을 통해서 종래의 수준으로 조절할 수 있다. 또한, 상기 언더컷(under cut)으로 인해 오히려 상기 오프닝(312) 면적이 늘어나 후속 하부 전극의 면적을 늘리는데 용이하게 사용된다.
본 발명은 커패시터 하부 전극 형성용 오프닝을 형성할 때 단일 절연막 대신에 다층 절연막을 사용하므로 오프닝의 상부에서 하부까지 그 폭을 일정하게 식각할 수 있는 효과가 있다.

Claims (3)

  1. 콘택 플러그가 형성된 제 1 절연막 상에 제 2 절연막을 증착하는 단계:
    상기 제 2 절연막 상에 식각율이 큰 순서로 절연막을 다층으로 증착하는 단계 및;
    사진 공정을 통해 상기 다층 절연막을 식각하여 오프닝을 형성하는 단계를 포함하는 커패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 다층 절연막은 최상부에 증착된 절연막의 두께가 나머지 하부에 증착된 절연막 두께보다 더 큰 커패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각 단계는 건식 식각을 먼저 수행하여 상기 콘택 플러그를 노출시키도록 오프닝을 형성하는 단계 및;
    상기 오프닝 형성 후 습식 식각을 수행하는 단계를 더 포함하는 커패시터 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100443520B1 (ko) * 2002-01-07 2004-08-09 주식회사 하이닉스반도체 캐패시터 형성 방법
KR100580119B1 (ko) * 2000-06-28 2006-05-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

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