KR20040025535A - 반도체 장치 - Google Patents

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KR20040025535A
KR20040025535A KR1020030032022A KR20030032022A KR20040025535A KR 20040025535 A KR20040025535 A KR 20040025535A KR 1020030032022 A KR1020030032022 A KR 1020030032022A KR 20030032022 A KR20030032022 A KR 20030032022A KR 20040025535 A KR20040025535 A KR 20040025535A
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cell plate
interlayer insulating
plate electrode
upper cell
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다께우찌마사히꼬
다까시 도깐
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 장치는 실리콘 기판(1)의 주표면(1a) 상에 형성된 하부 스토리지 전극(10a 내지 10d)과, 하부 스토리지 전극(10a 내지 10d) 상에 형성된 유전체막(15)과, 유전체막(15) 상에 형성된 상부 셀 플레이트 전극(11)과, 상부 셀 플레이트 전극(11)을 덮는 층간 절연막(3)을 포함한다. 상부 셀 플레이트 전극(11)은 루테늄을 포함한다. 층간 절연막(3)은 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)을 갖는다. 컨택트홀(21a)은 실리콘 기판(1)의 주표면(1a)으로부터 컨택트홀(21a)의 저면(21m)까지의 거리가, 실리콘 기판(1)의 주표면(1a)으로부터 상부 셀 플레이트 전극(11)의 저면(11m)까지의 거리 이상이 되도록 형성된다. 상부 전극에서의 컨택트 불량을 방지하고, 또한 에리어 페널티가 발생하지 않는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 일반적으로는 반도체 장치에 관한 것으로, 특히 캐패시터를 포함하는 반도체 장치에 관한 것이다.
최근, 반도체 장치, 특히 DRAM(dynamic random-access memory) 구조의 미세화에 따라, 메모리 셀의 투영 면적에 대하여 실제 캐패시터의 유효 면적을 크게 할 수 있는 원통형 캐패시터 구조가 널리 이용되고 있다. 이 원통형 캐패시터 구조는 원통형으로 형성된 하부 전극과, 하부 전극의 표면을 덮는 유전체막 및 셀 플레이트를 포함하는 적층 구조를 갖는다. 도 54는 종래 기술로서 원통형 캐패시터 구조를 갖는 반도체 장치를 도시하는 단면도이다.
도 54를 참조하면, 반도체 기판(101)의 주표면(101a) 상에는 게이트 절연막(103a 내지 103c)을 개재하여 게이트 전극(104a 내지 104c)이 형성된다. 게이트 전극(104a 내지 104c)의 양측에 위치하는 반도체 기판(101)의 주표면(101a)에는 소정 깊이로 소스/드레인 영역으로서의 불순물 영역(102a 내지 102d)이 형성된다. 반도체 기판(101)의 주표면(101a)에는 불순물 영역(102d)과 거리를 두고 불순물 영역(102e)이 소정 깊이로 형성되어 있다. 게이트 전극(104a 내지 104c)의 측벽에는 측벽 절연막(105a 내지 105c)이 형성되어 있다. 게이트 전극(104a 내지 104c)의 정상면(top face) 상에는 피복 절연막(106a 내지 106c)이 형성되어 있다.
반도체 기판(101)의 주표면(101a), 피복 절연막(106a 내지 106c), 및 측벽 절연막(105a 내지 105c)을 덮도록 실리콘 산화막으로 이루어진 제1 층간 절연막(107)이 형성되어 있다. 제1 층간 절연막(107)에는 불순물 영역(102b 및 102c)에 도달하는 컨택트홀(108a 및 108b)이 형성되어 있다. 컨택트홀(108a 및 108b)에는 도전체막(109a 및 109b)이 충전되어 있다.
제1 층간 절연막(107) 상에는 실리콘 산화막으로 이루어진 제2 층간 절연막(110)이 형성되어 있다. 제2 층간 절연막(110)에는 도전체막(109b)의 정상면에 도달하는 컨택트홀(111a)이 형성되어 있다. 제1 및 제2 층간 절연막(107 및 110)에는 반도체 기판(101)의 주표면(101a)에 형성된 불순물 영역(102e)에 도달하는 컨택트홀(111b)이 형성되어 있다. 컨택트홀(111a 및 111b)에는 도전체막(115a 및 115b)이 충전되어 있다. 제2 층간 절연막(110)의 정상면 상에는 도전체막(115a 및 115b)과 접촉하여 제1 배선막(112a 및 112b)이 형성되어 있다.
제2 층간 절연막(110)과, 제1 배선막(112a 및 112b)을 덮도록 실리콘 산화막으로 이루어진 제3 층간 절연막(113)이 형성되어 있다. 제2 및 제3 층간절연막(110 및 113)에는 제1 층간 절연막(107)에 형성된 도전체막(109a)에 도달하는 컨택트홀(114)이 형성되어 있다. 컨택트홀(114)에는 도전체막(116)이 충전되어 있다.
제3 층간 절연막(113) 상에는 실리콘 산화막으로 이루어진 제4 층간 절연막(118)이 형성되어 있다. 제4 층간 절연막(118)에는 제3 층간 절연막(113)에 형성된 도전체막(116)에 도달하는 구멍(119)이 형성되어 있다. 구멍(119)의 측면 및 저면을 덮도록 원통형의 하부 스토리지 노드 전극(120)이 형성되고, 하부 스토리지 노드 전극(120)은 도전체막(116)과 접촉한다. 하부 스토리지 노드 전극(120)의 표면 및 제4 층간 절연막(118)의 정상면의 일부를 덮도록 유전체막(121)이 형성되어 있다. 유전체막(121)을 덮고, 또한 구멍(119)의 내부를 완전히 충전하도록 상부 셀 플레이트 전극(122)이 형성되어 있다. 하부 스토리지 노드 전극(120), 유전체막(121) 및 상부 셀 플레이트 전극(122)에 의해 반도체 장치의 원통형 캐패시터가 구성된다.
상부 셀 플레이트 전극(122) 및 제4 층간 절연막(118)을 덮도록 실리콘 산화막으로 이루어진 제5 층간 절연막(123)이 형성된다. 제5 층간 절연막(123)에는 상부 셀 플레이트 전극(122) 및 유전체막(121)을 관통하여 제4 층간 절연막(118)의 내부에 도달하는 컨택트홀(152a)이 형성된다. 컨택트홀(152a)의 저면은 제4 층간 절연막(118)에 의해 규정된다. 제3, 제4, 및 제5 층간 절연막(113,118 및 123)에는 제2 층간 절연막(110)의 정상면 상에 형성된 제1 배선막(112b)에 도달하는 컨택트홀(152b)이 형성된다. 컨택트홀(152a 및 152b)에는 도전체막(153a 및 153b)이충전된다. 도전체막(153a)은 컨택트홀(152a)에 의해 형성된 상부 셀 플레이트 전극(122)의 측벽과 접속된다. 제5 층간 절연막(123)의 정상면 상에는 도전체막(153a 및 153b)과 접촉하여 제2 배선막(154a 및 154b)이 형성된다.
이러한 원통형 캐패시터를 갖는 반도체 장치에서, 메모리 셀의 사이즈를 작게 하면서 캐패시터 용량을 확보하기 위해서는 캐패시터의 높이를 높게 할 필요가 있다. 이 때문에, 제4 층간 절연막(118)의 높이가 높아지는 경향이 있고, 특히 이것에 기인하여, 제5 층간 절연막(123)의 정상면으로부터 제1 배선막(112b)까지의 거리가 길어진다.
또한, 상부 셀 플레이트 전극(122)을 소정의 전위로 하는 것을 목적으로 하여, 제5 층간 절연막(123) 상에 설치된 제2 배선막(154a)과 상부 셀 플레이트 전극(122)을 도전체막(153a)에 의해 접속한다. 이 때문에, 도전체막(153a)을 충전하는 컨택트홀(152a)를 형성할 필요가 있다. 한편, 불순물 영역(102e)에 신호를 공급하거나 전위를 고정하는 것을 목적으로 하여, 제5 층간 절연막(123) 상에 설치된 제2 배선막(154b)과 제2 층간 절연막(110) 상에 설치된 제1 배선막(112b)을 도전체막(153b)에 의해 접속한다. 이 때문에, 도전체막(153b)을 충전하는 컨택트홀(152b)을 형성할 필요가 있다.
이 컨택트홀(152a 및 152b)은 제조 공정을 삭감하기 위해서, 제5 층간 절연막(123)을 설치한 후 동일한 에칭 공정으로 형성된다. 그리고, 이 에칭 공정은 컨택트홀(152b)이 제1 배선막(112b)에 도달할 때까지 행해진다. 이 때문에, 컨택트홀(152a)이 우선 상부 셀 플레이트 전극(122)의 정상면 상에 도달하고, 그 후 컨택트홀(152b)이 제1 배선막(112b)에 도달할 때까지 상부 셀 플레이트 전극(122)은 계속하여 에칭된다. 이 결과, 도 54에 도시한 바와 같이 컨택트홀(152a)이 상부 셀 플레이트 전극(122)을 관통하여 제4 층간 절연막(118)의 내부까지 도달한 형상이 된다.
이와 같이 컨택트홀(152a)이 상부 셀 플레이트 전극(122)으로부터 관통하여, 그 관통량이 커진 경우에는 도전체막(153a)이 예를 들면 제1 배선막(112a) 등과 단락된다는 문제가 발생한다.
또한, 컨택트홀(152a)에 충전된 도전체막(153a)과 상부 셀 플레이트 전극(122)과의 접촉 부분은 컨택트홀(152a)에 의해 형성된 상부 셀 플레이트 전극(122)의 측벽만이 되어서 접촉 면적이 작아진다. 또한, 도전체막(153a)을 스퍼터링으로 형성하는 경우, 상부 셀 플레이트 전극(122)의 측벽상에서는 성막의 피복성이 열화된다. 또한, 컨택트홀(152a)을 개구한 후 웨트 처리에 의해 상부 셀 플레이트 전극(122)의 측벽이 수축하는 경우, 도전체막(153a) 성막시 피복성이 나빠진다. 이들 이유 때문에, 상부 셀 플레이트 전극(122)과 도전체막(153a)과의 컨택트 불량이 발생할 우려가 있다.
이러한 문제를 해결하는 것을 목적으로 하여, 예를 들면 특개2000-216357호 공보에 셀 플레이트와의 접촉 불량이 생기지 않는 반도체 장치가 개시되어 있다. 도 55는 특개2000-216357호 공보에 개시되어 있는 반도체 장치를 도시하는 단면도이다.
도 55를 참조하면, 소자 분리 산화막(202) 및 확산층 영역(203)을 갖는 실리콘 기판(201) 상에, 게이트 절연막을 개재하여 게이트 전극(204)이 형성된다. 게이트 전극(204)의 정상면 상에는 질화막(205)이 형성되고, 게이트 전극(204)의 측벽에는 측벽 산화막(206)이 형성된다. 게이트 전극(204) 및 실리콘 기판(201)의 주표면을 덮도록 제1 층간 절연막(216)이 형성된다. 제1 층간 절연막(216)에는 확산층 영역(203)에 도달하는 국소 배선(207)이 형성된다. 제1 층간 절연막(216) 상에는 제2 층간 절연막(217)이 형성된다. 제2 층간 절연막(217)에는 실린더 구조를 갖는 축적 전극(208)이 형성된다. 축적 전극(208)은 국소 배선(207)을 개재하여 확산층 영역(203)과 전기적으로 접속된다.
축적 전극(208) 상에는 용량 절연막을 개재하여 폴리실리콘으로 이루어진 용량 전극(210)이 형성된다. 제2 층간 절연막(217) 상에는 용량 전극(210)을 덮는 제3 층간 절연막(218)이 형성된다. 제3 층간 절연막(218) 상에는 메탈 배선(212)이 형성된다. 게이트 전극(204), 확산층 영역(203), 및 용량 전극(210) 각각이 메탈 컨택트(211)를 개재하여 메탈 배선(212)과 전기적으로 접속된다. 메탈 컨택트(211)와 용량 전극(210)이 접속하는 아래쪽으로는 축적 전극(208)과 동층에서 형성된 컨택트 스토퍼(209)가 형성된다. 컨택트 스토퍼(209)의 존재에 의해, 메탈 컨택트(211)의 아래쪽에 위치하는 용량 전극(210)의 막 두께가 깊게 형성된다.
게이트 전극(204)에 도달하는 컨택트홀과 용량 전극(210)에 도달하는 컨택트홀을 동시에 개구하는 경우, 컨택트 스토퍼(209)의 내부에는 용량 전극(210)이 퇴적되어 있기 때문에, 용량 전극(210)에 도달하는 컨택트홀이 용량 전극(210)을 관통하지는 않는다. 이에 따라, 메탈 배선(212)과 용량 전극(210)과의 전기적인 접속을 충분히 얻을 수 있다.
상술한 도 55에 도시한 반도체 장치에서는 용량 전극(210)에 도달하는 컨택트홀이 용량 전극(210)을 관통하는 것을 방지하기 위해, 메탈 컨택트(211)의 아래쪽에 위치하는 용량 전극(210)의 막 두께를 깊이 형성하고 있다. 그러나, 이러한 구조의 반도체 장치를 실현하기 위해서는 용량 전극(210)의 막 두께를 깊이 형성하는 소정 넓이의 영역을 실리콘 기판(201) 상에 확보하지 않으면 안되어서 에리어 페널티(area penalty)가 발생한다. 에리어 페널티란, 어떤 특정 목적을 달성하기 위해 구조체를 설치하여, 반도체 기판 상의 공간을 차지함에 따른 불이익을 말한다. 이 때문에, 메모리 셀 영역의 면적이 증대한다는 문제가 발생하고, 반도체 장치의 미세화를 실현할 수 없다.
또한, 용량 전극(210)에 도달하는 컨택트홀이 컨택트 스토퍼(209)의 근방까지 형성된 경우에는 메탈 컨택트(211)와 접촉하는 용량 전극(210)의 측벽의 면적이 용량 전극(210)의 막 두께를 깊이 형성하는 만큼 현저히 증대한다. 컨택트홀에 형성된 용량 전극(210)의 측벽은 에칭시의 여러가지 요인에 의해 원하는 표면 형상으로는 형성되지 않는다. 이 때문에, 메탈 컨택트(211)와 용량 전극(210)과의 컨택트 저항이 변동된다고 하는 문제가 발생한다.
따라서, 본 발명의 목적은 상기 과제를 해결하는 것으로, 상부 전극의 컨택트 불량을 방지하며, 또한 에리어 페널티(area penalty)가 발생하지 않는 반도체장치를 제공하는 것이다.
도 1은 본 발명의 실시예1에서의 반도체 장치를 도시하는 단면도.
도 2는 도 1에 도시한 반도체 장치를 도시하는 평면도.
도 3은 도 2에 도시한 III-III 선을 따른 단면도.
도 4 내지 도 9는 도 1에 도시한 반도체 장치의 제조 방법의 제1 공정을 도시하는 단면도.
도 10은 본 발명의 실시예2의 반도체 장치를 도시하는 단면도.
도 11은 본 발명의 실시예3의 반도체 장치를 도시하는 단면도.
도 12는 본 발명의 실시예4의 반도체 장치를 도시하는 단면도.
도 13은 본 발명의 실시예5의 반도체 장치를 도시하는 단면도.
도 14는 본 발명의 실시예6의 반도체 장치를 도시하는 단면도.
도 15는 본 발명의 실시예7의 반도체 장치를 도시하는 단면도.
도 16은 본 발명의 실시예8의 반도체 장치를 도시하는 단면도.
도 17은 본 발명의 실시예9의 반도체 장치를 도시하는 단면도.
도 18은 본 발명의 실시예10의 반도체 장치를 도시하는 단면도.
도 19는 본 발명의 실시예11의 반도체 장치를 도시하는 단면도.
도 20은 본 발명의 실시예12의 반도체 장치를 도시하는 단면도.
도 21은 본 발명의 실시예13의 반도체 장치를 도시하는 단면도.
도 22는 본 발명의 실시예14의 반도체 장치를 도시하는 단면도.
도 23은 본 발명의 실시예15의 반도체 장치를 도시하는 단면도.
도 24는 본 발명의 실시예16의 반도체 장치를 도시하는 단면도.
도 25는 본 발명의 실시예17의 반도체 장치를 도시하는 단면도.
도 26은 본 발명의 실시예18의 반도체 장치를 도시하는 단면도.
도 27은 본 발명의 실시예19의 반도체 장치를 도시하는 단면도.
도 28은 본 발명의 실시예20의 반도체 장치를 도시하는 단면도.
도 29는 본 발명의 실시예21의 반도체 장치를 도시하는 단면도.
도 30은 본 발명의 실시예22의 반도체 장치를 도시하는 단면도.
도 31은 본 발명의 실시예23의 반도체 장치를 도시하는 단면도.
도 32는 본 발명의 실시예24의 반도체 장치를 도시하는 단면도.
도 33은 본 발명의 실시예25의 반도체 장치를 도시하는 단면도.
도 34는 본 발명의 실시예26의 반도체 장치를 도시하는 단면도.
도 35는 본 발명의 실시예27의 반도체 장치를 도시하는 단면도.
도 36은 본 발명의 실시예28의 반도체 장치를 도시하는 단면도.
도 37은 본 발명의 실시예29의 반도체 장치를 도시하는 단면도.
도 38은 본 발명의 실시예30의 반도체 장치를 도시하는 단면도.
도 39는 본 발명의 실시예31의 반도체 장치를 도시하는 단면도.
도 40은 본 발명의 실시예32의 반도체 장치를 도시하는 단면도.
도 41은 본 발명의 실시예33의 반도체 장치를 도시하는 단면도.
도 42는 본 발명의 실시예34의 반도체 장치를 도시하는 단면도.
도 43은 본 발명의 실시예35의 반도체 장치를 도시하는 단면도.
도 44는 본 발명의 실시예36의 반도체 장치를 도시하는 단면도.
도 45는 본 발명의 실시예37의 반도체 장치를 도시하는 단면도.
도 46은 본 발명의 실시예38의 반도체 장치를 도시하는 단면도.
도 47은 본 발명의 실시예39의 반도체 장치를 도시하는 단면도.
도 48은 본 발명의 실시예40의 반도체 장치를 도시하는 단면도.
도 49는 본 발명의 실시예41의 반도체 장치를 도시하는 단면도.
도 50은 본 발명의 실시예42의 반도체 장치를 도시하는 단면도.
도 51은 본 발명의 실시예43의 반도체 장치를 도시하는 단면도.
도 52는 본 발명의 실시예44의 반도체 장치를 도시하는 단면도.
도 53은 본 발명의 실시예45의 반도체 장치를 도시하는 단면도.
도 54는 종래 기술로서의 원통형 캐패시터 구조를 갖는 반도체 장치를 도시하는 단면도.
도 55는 특개2000-216357호 공보에 개시된 반도체 장치를 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
1a : 주표면
3, 3a, 3b, 3c, 3d, 3e : 층간 절연막
6 : 비트 라인 배선
10a, 10b, 10c, 10d : 하부 스토리지 노드 전극
11 : 상부 셀 플레이트 전극
15 : 유전체막
21a, 21b, 51, 56, 61 : 컨택트홀
21m : 저면
21s : 측면
본 발명을 따른 반도체 장치는, 반도체 기판의 주표면 상에 형성된 하부 전극과, 하부 전극 상에 형성된 유전체막과, 유전체막 상에 형성된 상부 전극과, 상부 전극을 덮는 층간 절연막을 포함한다. 상부 전극은 루테늄, 질화 티탄, 및 백금으로 이루어지진 군으로부터 선택된 적어도 하나를 포함한다. 층간 절연막은 상부 전극에 도달하는 제1 구멍을 갖는다. 제1 구멍은 반도체 기판의 주표면으로부터 제1 구멍의 저면까지의 거리가, 반도체 기판의 주표면으로부터 제1 구멍이 도달하는 부분에서 상부 전극의 저면까지의 거리 이상이 되도록 형성된다.
이와 같이 구성된 반도체 장치에 따르면, 상부 전극이 포함하는 루테늄, 질화 티탄, 및 백금으로 이루어진 군으로부터 선택된 적어도 하나는 내산화성이 우수하다. 이 때문에, 반도체 장치의 제조 공정에서 상부 전극이 산화 분위기에 노출되는 경우가 있더라도 상부 전극이 산화되는 것을 억제할 수 있다. 이 때문에, 산화된 상부 전극에 의해 컨택트 불량이 발생하는 것을 방지할 수 있다. 또한, 루테늄에 관해서는 루테늄의 산화물도 도전성이다. 이 때문에, 만일 상부 전극이 산화되었다 하더라도 상부 전극에서 컨택트 불량이 발생하지는 않는다.
또한, 제1 구멍에 규정되는 상부 전극의 측벽은 일정 이상으로 깊어지지는 않는다. 이 때문에, 상부 전극은 제1 구멍에 충전되는 도전막과 안정된 컨택트 저항을 얻을 수 있다. 또한, 특별한 구조를 포함하지 않고 상부 전극을 소정 재료로 형성함으로써 상부 전극의 컨택트 불량을 방지한다. 따라서, 에리어 페널티를 받지 않기 때문에 반도체 장치의 미세화를 실현할 수 있다.
또한, 제1 구멍이 상부 전극을 관통하여 더 연장되어 형성되지는 않는다. 이 때문에, 제1 구멍이 상부 전극과는 별도로 설치된 배선막 등에 도달하여, 제1 구멍에 충전되는 도전막과 그 배선막이 단락될 우려가 없다. 또한, 반도체 기판의 주표면으로부터 제1 구멍의 저면까지의 거리와, 반도체 기판의 주표면으로부터 상부 전극의 저면까지의 거리가 같은 경우를 제외하고는, 제1 구멍의 저면은 상부 전극에 의해 규정된다. 이 때문에, 제1 구멍에 충전하는 도전막과 상부 전극과의 접촉 면적이 증대하여, 접촉 면적이 작은 것에 기인하는 컨택트 불량을 방지할 수 있다.
또한, 바람직하게는 반도체 장치는 층간 절연막의 정상면으로부터의 거리가 층간 절연막의 정상면으로부터 상부 전극까지의 거리보다도 커지도록 층간 절연막 내에 형성된 도전막을 더 포함한다. 층간 절연막은 도전막에 도달하는 제2 구멍을 갖는다. 상부 전극은 층간 절연막의 일부분을 제거하여 제1 및 제2 구멍을 형성하는 소정의 에칭제에 대하여 상대적으로 작은 에칭 속도를 가지며, 층간 절연막은 소정의 에칭제에 대하여 상대적으로 큰 에칭 속도를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 층간 절연막에 에칭을 행하여, 제1 구멍과 제1 구멍보다도 깊은 제2 구멍을 동시에 형성하는 경우, 제1 구멍이 상부 전극의 정상면에 도달한 후에도 상부 전극은 계속 에칭된다. 그러나, 상부 전극은 층간 절연막의 일부를 제거하는 에칭제에 대하여 상대적으로 작은 에칭 속도를 갖기 때문에, 층간 절연막에 행하는 에칭으로는 에칭되기 어렵다. 이 때문에, 상부전극이 계속 에칭되었다 하더라도, 상부 전극의 소정 위치에서 에칭이 중지하여 제1 구멍이 상부 전극을 관통하여 더 연장되어 형성되지는 않는다. 이에 따라, 상부 전극과 제1 구멍에 충전되는 도전막 사이에서 원하는 컨택트 구조를 얻을 수 있다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
본 발명의 추가적인 목적 및 장점은 아래의 상세한 설명에 의해 명백해질 것이다.
(실시예1)
도 1을 참조하면, 반도체 장치는 콘케이브(Concave) 조면(粗面) MIS(Metal-Insulator-silicon with coarse, concave surface) 캐패시터를 갖는다. 실리콘 기판(1)의 주표면(1a)에는 소정의 간격을 사이에 두고 분리 절연막(2)이 형성된다. 도시되어 있지는 않지만, 분리 절연막(2)에 의해 이격된 실리콘 기판(1)의 주표면(1a)에는 소정 깊이에서 소스/드레인 영역으로서의 불순물 영역이 형성된다.
실리콘 기판(1)의 주표면(1a)을 덮도록 실리콘 산화막으로 이루어진 제1 층간 절연막(3a)이 형성된다. 제1 층간 절연막(3a)에는 도시하지 않은 불순물 영역이 형성된 실리콘 기판(1)의 주표면(1a)에 도달하는 컨택트홀(25a 내지 25d)이 형성된다. 컨택트홀(25a 내지 25d)에는 도핑된 폴리실리콘 등이 충전되고 랜딩 플러그(4a 내지 4d)가 형성된다.
제1 층간 절연막(3a) 상에는 실리콘 산화막으로 이루어진 제2 층간 절연막(3b)이 형성된다. 제2 층간 절연막(3b)의 정상면 상에는 실리콘 기판(1)에 형성된 분리 절연막(2)의 상측에 위치한, 텅스텐(W)으로 이루어진 비트 라인 배선(6)이 형성된다.
제2 층간 절연막(3b) 상에는 비트 라인 배선(6)을 덮도록 실리콘 산화막으로 이루어진 제3 층간 절연막(3c)이 형성된다. 제2 및 제3 층간 절연막(3b 및 3c)에는 랜딩 플러그(4a 내지 4d)의 각 정상면에 도달하는 컨택트홀(22a 내지 22d)이 형성된다. 컨택트홀(22a 내지 22d)에는 도핑된 폴리실리콘 등이 충전되고 스토리지 노드 컨택트(8a 내지 8d)가 형성된다.
제3 층간 절연막(3c) 상에는 실리콘 산화막으로 이루어진 제4 층간 절연막(3d)이 형성된다. 제4 층간 절연막(3d)에는 스토리지 노드 컨택트(8a 내지 8d)의 각 정상면에 도달하는 구멍(23a 내지 23d)이 형성된다. 구멍(23a 내지 23d)에는 구멍(23a 내지 23d)의 저면 및 측벽을 덮도록 도핑된 폴리실리콘으로 이루어진 하부 스토리지 노드 전극(10a 내지 10d)이 형성된다. 하부 스토리지 노드 전극(10a 내지 10d)은 구멍(23a 내지 23d)의 내부에 오목부를 더 형성하고, 그 오목부의 표면은 요철 형상으로 형성된다. 이와 같이 표면이 요철 형상으로 형성된 하부 스토리지 노드 전극(10a 내지 10d)은 예를 들면, 비정질 실리콘을 퇴적한 후, 불균일하게 결정화함으로써 형성할 수 있다.
하부 스토리지 노드 전극(10a 내지 10d)에 형성된 오목부 및 제4 층간 절연막(3d)의 정상면의 일부를 덮도록 탄탈옥사이드(Ta2O5) 또는 티탄산바륨스트론튬(BST)으로 이루어진 유전체막(15)이 형성된다. 유전체막(15)을 덮고, 또한 구멍(23a 내지 23d)의 내부를 완전히 매립하여, 루테늄(Ru)으로 이루어진 상부 셀 플레이트 전극(11)이 형성된다.
하부 스토리지 노드 전극(10a 내지 10d), 유전체막(15), 및 상부 셀 플레이트 전극(11)에 의해 반도체 장치의 캐패시터가 구성된다. 본 실시예에서는 하부 스토리지 노드 전극(10a 내지 10d)의 표면이 요철 형상으로 형성되어 있기 때문에 캐패시터 면적이 커진다. 이에 따라, 캐패시터의 축적 용량을 증대시킬 수 있다.
제4 층간 절연막(3d) 상에는 상부 셀 플레이트 전극(11)을 덮도록 실리콘 산화막으로 이루어진 제5 층간 절연막(3e)이 형성된다. 제5 층간 절연막(3e)에는 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성된다. 컨택트홀(21a)의 저면(21m)은 상부 셀 플레이트 전극(11)의 정상면(11n)에 의해 규정된다. 제3, 제4, 및 제5 층간 절연막(3c, 3d 및 3e)에는 비트 라인 배선(6)의 정상면에까지 도달하는 컨택트홀(21b)이 형성된다. 컨택트홀(21a 및 21b)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a 및 13b)가 형성된다.
제5 층간 절연막(3e) 상에는 메탈 플러그(13a 및 13b)의 정상면에 접촉하며 알루미늄(Al)으로 이루어진 알루미늄 배선(14a 및 14b)이 형성된다. 또, 제1 내지 제5 층간 절연막(3a 내지 3e)에 의해 층간 절연막(3)이 구성된다.
도 2를 참조하면, Ⅰ-Ⅰ 선상을 따른 단면이 도 1의 반도체 장치를 나타내고있다. 도시하지 않은 실리콘 기판(1) 상에는 소정 간격을 사이에 두고 복수의 게이트 전극(32)이 형성된다. 게이트 전극(32)과 거의 수직하도록 복수의 비트 라인 배선(6)이 위치한다. 인접하는 게이트 전극(32) 사이에는 실리콘 기판(1)의 주표면(1a)에서 연장되어 형성된 랜딩 플러그(4)가 위치한다. 랜딩 플러그(4e) 상에는 스토리지 노드 컨택트(31)가 위치하고, 스토리지 노드 컨택트(31)는 비트 라인 배선(6)과 접속된다.
도 3을 참조하면, 실리콘 기판(1)의 주표면(1a) 상에는 게이트 절연막(33a 내지 33c)을 개재하여 게이트 전극(32a 내지 32c)이 형성된다. 게이트 전극(32a 내지 32c)의 양측에 위치하는 실리콘 기판(1)의 주표면(1a)에는 소정 깊이로 소스/드레인 영역으로서의 불순물 영역(38a 내지 38c)이 형성된다. 게이트 전극(32a 내지 32c)의 측벽에는 측벽 절연막(35a 내지 35c)이 형성된다. 게이트 전극(32a 내지 32c)의 정상면 상에는 피복 절연막(36a에서 36c)이 형성된다. 제1 층간 절연막(3a)에는 불순물 영역(38a 및 38b)에 도달하는 컨택트홀(25d 및 25e)이 형성된다. 컨택트홀(25d 및 25e)에는 도핑된 폴리실리콘 등이 충전되고 랜딩 플러그(4d 및 4e)가 형성된다.
본 발명의 실시예1에 따른 반도체 장치는 반도체 기판으로서의 실리콘 기판(1)의 주표면(1a) 상에 설치된 하부 전극으로서의 하부 스토리지 노드 전극(10a 내지 10d)과, 하부 스토리지 노드 전극(10a 내지 10d) 상에 설치된 유전체막(15)과, 유전체막(15) 상에 설치된 상부 전극으로서의 상부 셀 플레이트 전극(11)과, 상부 셀 플레이트 전극(11)을 덮는 층간 절연막(3)을 포함한다. 상부셀 플레이트 전극(11)은 루테늄, 질화 티탄, 및 백금으로 이루어진 군으로부터 선택된 적어도 일종으로서의 루테늄을 포함한다. 층간 절연막(3)은 상부 셀 플레이트 전극(11)에 도달하는 제1 구멍으로서의 컨택트홀(21a)을 갖는다. 컨택트홀(21a)은 실리콘 기판(1)의 주표면(1a)에서 컨택트홀(21a)의 저면(21m)까지의 거리가 실리콘 기판(1)의 주표면(1a)으로부터 컨택트홀(21a)이 도달하는 부분의 상부 셀 플레이트 전극(11)의 저면(11m)까지의 거리 이상이 되도록 설치된다.
반도체 장치는 층간 절연막(3)의 정상면, 즉 제5 층간 절연막(3e)의 정상면으로부터의 거리가 제5 층간 절연막(3e)의 정상면으로부터 상부 셀 플레이트 전극(11)까지의 거리보다도 커지도록 층간 절연막(3) 내에 형성된 도전막으로서 비트 라인 배선(6)을 더 포함한다. 층간 절연막(3)은 비트 라인 배선(6)에 도달하는 제2 구멍으로서의 컨택트홀(21b)을 갖는다. 상부 셀 플레이트 전극(11)은 층간 절연막(3)의 일부분을 제거하여 컨택트홀(21a 및 21b)을 형성하는 소정의 에칭제에 대하여 상대적으로 작은 에칭 속도를 가지며, 층간 절연막(3)은 소정의 에칭제에 대하여 상대적으로 큰 에칭 속도를 갖는다.
도 1 및 도 4 내지 도 9를 이용하여, 상부 셀 플레이트 전극(11)을 형성한 후의 반도체 장치의 제조 공정에 대하여 설명하기로 한다.
도 4를 참조하면, 상부 셀 플레이트 전극(11)을 형성한 후, 상부 셀 플레이트 전극(11)에 대한 어닐링 처리를 소정의 시간을 두고 행한다. 이에 의해, 상부 셀 플레이트 전극(11)을 형성하는 루테늄이 결정화되고 루테늄의 결정 그레인이 크게 성장한다. 제4 층간 절연막(3d) 상에서, 상부 셀 플레이트 전극(11)을 덮도록하고 실리콘 산화막을 막 두께 500 nm 정도로 퇴적하여 제5 층간 절연막(3e)을 형성한다.
도 5를 참조하면, 제5 층간 절연막(3e) 상에 개구(42a 및 42b)를 갖는 레지스트막(41)을 형성한다.
도 6을 참조하면, 레지스트막(41)을 마스크로 하여 층간 절연막(3)에 에칭을 행한다. 에칭 가스로서, C4F8, Ar 및 O2의 혼합 가스를 사용한다. 에칭에 의해 층간 절연막(3)이 부분적으로 제거되고, 우선 컨택트홀(21a)이 상부 셀 플레이트 전극(11)의 정상면(11n)에까지 도달한다. 그 후, 층간 절연막(3)에 행하는 에칭은 컨택트홀(21b)이 비트 라인 배선(6)에 도달할 때까지 계속된다. 그 사이 상부 셀 플레이트 전극(11)은 정상면(11n) 부근에서 계속 에칭된다. 그러나, 상부 셀 플레이트 전극(11)을 형성하는 루테늄은 실리콘 산화막인 층간 절연막(3)에 행하는 에칭에 대하여 일정 이상의 선택비를 갖기 때문에, 컨택트홀(21a)에 의한 개구는 상부 셀 플레이트 전극(11)의 정상면(11n) 상에서 멈춘다. 이에 따라, 컨택트홀(21a)의 저면(21m)은 상부 셀 플레이트 전극(11)의 정상면(11n)에 의해 규정된다. 그 후, 레지스트막(41)을 제거한다.
도 7을 참조하면, 컨택트홀(21a 및 21b)에 TiN(질화 티탄) 및 Ti(티탄)의 적층막을 각각의 막 두께를 10nm 정도로 하여 퇴적하고, 도시하지 않은 배리어 메탈막을 형성한다. 또한, 텅스텐으로 이루어진 금속막(13)을 막 두께 500nm 정도로 퇴적한다.
도 8을 참조하면, 화학적 기계 연마법(CMP; Chemical Mechanical Polishing)을 이용하여, 제5 층간 절연막(3e)의 정상면이 노출될 때까지 금속막(13)을 연마한다. 이에 의해, 컨택트홀(21a 및 21b)의 내부에 메탈 플러그(13a 및 13b)를 형성한다.
도 9를 참조하면, 제5 층간 절연막(3e) 상에, 알루미늄막(14)을 막 두께 300nm 정도로 퇴적한다.
도 1을 참조하면, 알루미늄막(14) 상에 소정 형상의 개구 패턴을 갖는 도시하지 않은 레지스트막을 형성한다. 이것을 마스크로 하여 알루미늄막(14)에 에칭을 행하고, 소정 형상을 갖는 알루미늄 배선(14a 및 14b)을 형성한다. 그 후, 도시하지 않은 레지스트막을 제거한다.
이와 같이 구성된 반도체 장치에 따르면, 상부 셀 플레이트 전극(11)을 루테늄으로 형성함으로써, 컨택트홀(21a)의 개구 깊이를 상부 셀 플레이트 전극(11)의 정상면(11n) 상에 한정시킨다. 이 때문에, 컨택트홀(21a)의 개구 깊이를 제어하는 데 특별한 구조를 필요로 하지 않는다. 이에 따라, 실리콘 기판(1) 상에서 에리어 페널티를 받는 일이 없기 때문에 반도체 장치의 미세화를 실현할 수 있다. 또, 상부 셀 플레이트 전극(11)을 형성하는 루테늄은 내산화성이 우수하다. 또한, 루테늄의 산화물도 도전성이다. 이 때문에, 상부 셀 플레이트 전극(11)이 산화되는 것에 기인하는 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 컨택트 불량을 방지할 수 있다. 또, 메탈 플러그(13a)는 메탈 플러그(13a)의 저면 전체가 상부 셀 플레이트 전극(11)의 정상면(11n)과 접촉하여 설치된다. 이 때문에, 접촉 면적이작은 것에 기인하는 컨택트 불량을 방지할 수 있다.
또한, 메탈 플러그(13a)는 상부 셀 플레이트 전극(11)을 관통하여 아래쪽으로 연장되지 않고 소정 깊이에 형성된다. 이 때문에, 메탈 플러그(13a)가 상부 셀 플레이트 전극(11)의 아래쪽에 위치하는 도전막과 접촉하여 단락이 생기는 것을 방지할 수 있다.
(실시예2)
실시예2의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 10을 참조하면, 제5 층간 절연막(3e)에 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 컨택트홀(21a)은 상부 셀 플레이트 전극(11)의 내부에까지 도달하고, 컨택트홀(21a)의 측면(21s) 및 저면(21m)이 상부 셀 플레이트 전극(11)에 의해 규정된다. 컨택트홀(21a)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성된다.
본 발명의 실시예2에 따른 반도체 장치에서는 컨택트홀(21a)의 측면(21s) 및 저면(21m) 중 적어도 한쪽은 상부 셀 플레이트 전극(11)에 의해 규정된다.
실시예2의 반도체 장치의 제조 공정은 실시예1에서 설명한 도 1에 도시한 반도체 장치의 제조 공정으로부터 기본적으로는 바뀌지는 않는다. 실시예2의 반도체 장치의 제조 공정에서, 실시예1의 반도체 장치의 제조 공정과 다른 부분을 이하에서 설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 6을 참조하면, 레지스트막(41)을 마스크로 하여 층간 절연막(3)에 에칭을 행한다. 에칭 가스로서, C4F8, Ar 및 O2의 혼합 가스를 사용한다. 이 때, O2의 유량을 실시예1에서 사용한 에칭 가스에 포함된 O2의 유량보다도 크게 해둔다. 도 10을 참조하면, 상술한 공정에 따라 컨택트홀(21a)은 상부 셀 플레이트 전극(11)의 내부에까지 도달하여 형성된다.
이와 같이 구성된 반도체 장치에 따르면, 실시예1에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)는, 컨택트홀(21a)의 저면(21m) 뿐만 아니라 측면(21s)에도 접촉한다. 이에 따라, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적이 증대하기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 더 방지할 수 있다.
(실시예3)
실시예3의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 11을 참조하면, 제5 층간 절연막(3e)에 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 컨택트홀(21a)은 상부 셀 플레이트 전극(11)의 내부에까지 도달하고, 컨택트홀(21a)의 측면(21s) 및 저면(21m)이 상부 셀 플레이트 전극(11)에 의해 규정된다. 컨택트홀(21a)의 저면(21m) 및 측면(21s)의 표면은 요철 형상으로 형성된다. 컨택트홀(21a)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성된다.
본 발명의 실시예3을 따른 반도체 장치에서는 컨택트홀(21a)의 측면(21s) 및 저면(21m) 중 적어도 한쪽을 규정하는 상부 셀 플레이트 전극(11)의 부분은 요철 형상을 갖는다.
실시예3의 반도체 장치의 제조 공정은 실시예2에서 설명한 도 10에 도시하는 반도체 장치의 제조 공정으로부터 기본적으로는 변화가 없다. 실시예3의 반도체 장치의 제조 공정에서 실시예2의 반도체 장치의 제조 공정과 다른 부분을 이하에서 설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 4를 참조하면, 상부 셀 플레이트 전극(11)을 형성한 후, 상부 셀 플레이트 전극(11)에 대한 어닐링 처리를 실시예1에 기재된 소정의 시간보다 적은 시간을 두고 행한다. 이에 따라, 상부 셀 플레이트 전극(11)을 형성하는 루테늄이 결정화되고, 루테늄은 실시예1에 기재된 결정 그레인보다 작은 결정 그레인으로 성장한다. 도 11을 참조하면, 상술한 공정에 의해 컨택트홀(21a)의 저면(21m) 및 측면(21s)은 요철 형상으로 형성된다.
이와 같이 구성된 반도체 장치에 따르면, 실시예2에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 요철 형상으로 형성된 컨택트홀(21a)의 저면(21m) 및 측면(21s)은 평탄하게 형성된 경우와 비교하여 큰 표면적을 갖는다. 이 때문에, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적을 더 증대시킬 수 있다. 이에 따라, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 컨택트 저항은 낮아지고 안정되기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 더 방지할 수 있다.
(실시예4)
실시예4의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 12를 참조하면, 제5 층간 절연막(3e)에 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 상부 셀 플레이트 전극(11)에는 컨택트홀(21a)과 연통하는 컨택트홀(51)이 형성되어 있다. 컨택트홀(51)은 컨택트홀(51)의 저면(51m)의 면적이 컨택트홀(21a)의 저면의 면적보다도 커지도록 형성된다. 컨택트홀(51)은 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 저면(11m) 측에까지 걸쳐 저면(51m)의 면적으로 개구되어 있다. 컨택트홀(21a 및 51)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성된다.
본 발명의 실시예4를 따른 반도체 장치에서는 상부 셀 플레이트 전극(11)은 제1 오목부로서의 컨택트홀(51)을 갖는다. 컨택트홀(51)은 컨택트홀(21a)과 접속되며, 또한 실리콘 기판(1)의 주표면(1a)에 평행한 면상에서 개구 면적이 컨택트홀(21a)의 저면의 개구 면적보다도 커지도록 형성된다.
실시예4의 반도체 장치의 제조 공정은 실시예1에서 설명한 도 1에 도시하는 반도체 장치의 제조 공정으로부터 기본적으로는 변화가 없다. 실시예4의 반도체 장치의 제조 공정에서 실시예1의 반도체 장치의 제조 공정과 다른 부분을 이하에서설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 6을 참조하면, 레지스트막(41)을 마스크로 하여 층간 절연막(3)에 에칭을 행한다. 에칭 가스로서, C4F8, Ar 및 O2의 혼합 가스를 사용한다. 상부 셀 플레이트 전극(11)을 형성하는 루테늄은 실리콘 산화막인 층간 절연막(3)에 행하는 에칭에 대하여 일정 이상의 선택비를 갖기 때문에, 컨택트홀(21a)에 의한 개구는 상부 셀 플레이트 전극(11)의 정상면(11n)에서 멈춘다. 그러나, 상부 셀 플레이트 전극(11)은 정상면(11n) 상에서 계속하여 에칭되기 때문에, 컨택트홀(21a)에 의해 노출된 상부 셀 플레이트 전극(11)의 정상면(11n)으로부터 상부 셀 플레이트 전극(11)의 내부에 걸쳐 상당한 손상을 입는다. 이러한 상태에서, O2및 N2의 혼합 가스를 사용하여 레지스트막(41)에 플라즈마 애싱을 행한다. 도 12를 참조하면, 레지스트막(41)에 행하는 플라즈마 애싱은 레지스트막(41) 뿐만 아니라 손상받은 상부 셀 플레이트 전극(11) 부분을 제거한다. 이에 따라, 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 저면(11m) 측에까지 도달하는 컨택트홀(51)이 형성된다.
이와 같이 구성된 반도체 장치에 따르면, 실시예1에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 상부 셀 플레이트 전극(11)에 형성된 컨택트홀(51)에 의해 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적을 증대시킬 수 있다. 이에 따라, 상부 셀 플레이트 전극(11)의 컨택트 저항은 낮아지고 안정되기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 방지할 수 있다.
(실시예5)
실시예5의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 13을 참조하면, 제5 층간 절연막(3e)에, 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 상부 셀 플레이트 전극(11)에는 컨택트홀(21a)과 연통하는 컨택트홀(51)이 형성되어 있다. 컨택트홀(51)은 컨택트홀(51)의 저면(51m)의 면적이 컨택트홀(21a)의 저면의 면적보다도 커지도록 형성된다. 컨택트홀(51)은 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 저면(11m) 측에까지 걸쳐 저면(51m)의 면적으로 개구되어 있다. 컨택트홀(51)의 측면의 표면이 요철 형상으로 형성된다. 컨택트홀(21a 및 51)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성된다.
본 발명의 실시예5를 따른 반도체 장치에서는, 컨택트홀(51)의 표면은 요철 형상으로 형성되어 있다.
실시예5의 반도체 장치의 제조 공정은 실시예4에서 설명한 도 12에 도시한 반도체 장치의 제조 공정으로부터 기본적으로는 변화가 없다. 실시예5의 반도체 장치의 제조 공정에서 실시예4의 반도체 장치의 제조 공정과 다른 부분을 이하에서 설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 4를 참조하면, 상부 셀 플레이트 전극(11)을 형성한 후, 상부 셀 플레이트 전극(11)에 대한 어닐링 처리를 실시예1에 기재된 소정의 시간보다도 적은 시간을 두고 행한다. 이에 따라, 상부 셀 플레이트 전극(11)을 형성하는 루테늄이 결정화되고, 루테늄은 실시예1에 기재된 결정 그레인보다도 작은 결정 그레인으로 성장한다. 도 13을 참조하면, 상술한 공정에 의해 상부 셀 플레이트 전극(11)에 규정된 컨택트홀(51)의 측면은 요철 형상으로 형성된다.
이와 같이 구성된 반도체 장치에 따르면, 실시예4에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 요철 형상으로 형성된 컨택트홀(51)의 측면은 평탄하게 형성된 경우와 비교하여 큰 표면적을 갖는다. 이 때문에, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적을 더 증대시킬 수 있다. 이에 따라, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 컨택트 저항은 낮아지고 안정되기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 더 방지할 수 있다.
(실시예6)
실시예6의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 14를 참조하면, 제5 층간 절연막(3e)에, 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 상부 셀 플레이트 전극(11)에는 컨택트홀(21a)과 연통하는 컨택트홀(56)이 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 저면(11m) 측에까지 걸쳐 형성된다. 실리콘 기판(1)의 주표면(1a)과 평행한 면상의 컨택트홀(56)의 개구 면적은 항상 컨택트홀(21a)의 저면 면적보다도 크다. 그리고, 그 개구 면적이 컨택트홀(21a)로부터 이격됨에 따라 커지도록 컨택트홀(56)이 형성된다. 컨택트홀(21a 및 56)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성된다.
본 발명의 실시예6을 따른 반도체 장치에서는 제1 오목부로서의 컨택트홀(56)은 실리콘 기판(1)의 주표면(1a)에 평행한 면상의 컨택트홀(56)의 개구 면적이 상부 셀 플레이트 전극(11)의 정상면(11n)으로부터 저면(11m)을 향함에 따라 커지도록 형성된다.
실시예6의 반도체 장치의 제조 공정은 실시예1에서 설명한 도 1에 도시한 반도체 장치의 제조 공정으로부터 기본적으로는 변화가 없다. 실시예6의 반도체 장치의 제조 공정에서, 실시예1의 반도체 장치의 제조 공정과 다른 부분을 이하에서 설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 6을 참조하면, 레지스트막(41)을 마스크로 하여 층간 절연막(3)에 에칭을 행한다. 에칭 가스로서, C4F8, Ar 및 O2의 혼합 가스를 사용한다. 상부 셀 플레이트 전극(11)을 형성하는 루테늄은 실리콘 산화막인 층간 절연막(3)에 행하는 에칭에 대하여 일정 이상의 선택비를 갖기 때문에, 컨택트홀(21a)에 의한 개구는 상부 셀 플레이트 전극(11)의 정상면(11n)에서 멈춘다. 그러나, 상부 셀 플레이트 전극(11)은 정상면(11n) 상에서 계속하여 에칭되기 때문에, 컨택트홀(21a)에 의해 노출된 상부 셀 플레이트 전극(11)의 정상면(11n)으로부터 상부 셀 플레이트전극(11)의 내부에 걸쳐 상당한 손상을 입는다. 계속해서, 에칭제로서의 O2및 N2의 혼합 가스를 사용하여 레지스트막(41)에 평행 평판형 장치에서 플라즈마 애싱을 행한다. 이 때, 실리콘 기판(1) 측의 바이어스를 약하게 함으로써, 지향성이 약한 에칭제는 컨택트홀(21a)에 의한 개구로부터 외측으로 넓어지도록 입사한다. 도 14를 참조하면, 레지스트막(41)에 행하는 플라즈마 애싱은 레지스트막(41) 뿐만 아니라 손상을 입는 상부 셀 플레이트 전극(11)의 부분을 제거한다. 상술한 공정에 의해, 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 저면(11m) 측에까지 테이퍼 형상으로 넓어진 컨택트홀(56)이 형성된다.
이와 같이 형성된 반도체 장치에 따르면, 실시예4에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 컨택트홀(56)은 테이퍼 형상으로 형성되어 있기 때문에, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적을 증대시킬 수 있다. 이에 따라, 상부 셀 플레이트 전극(11)의 컨택트 저항은 낮아지고 안정되기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 더 방지할 수 있다.
(실시예7)
실시예7의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 15를 참조하면, 제5 층간 절연막(3e)에, 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 상부 셀 플레이트 전극(11)에는 컨택트홀(21a)과 연통하는 컨택트홀(56)이 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 저면(11m) 측에까지 걸쳐 형성된다. 실리콘 기판(1)의 주표면(1a)과 평행한 면상의 컨택트홀(56)의 개구 면적은 항상 컨택트홀(21a)의 저면의 면적보다도 크다. 그리고, 그 개구 면적이 컨택트홀(21a)로부터 이격됨에 따라 커지도록 컨택트홀(56)이 형성된다. 컨택트홀(56)의 측면의 표면은 요철 형상으로 형성된다. 컨택트홀(21a 및 56)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성되어 있다.
실시예7의 반도체 장치의 제조 공정은 실시예6에서 설명한 도 14에 도시하는 반도체 장치의 제조 공정으로부터 기본적으로는 변화가 없다. 실시예7의 반도체 장치의 제조 공정에서, 실시예6의 반도체 장치의 제조 공정과 다른 부분을 이하에서 설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 4를 참조하면, 상부 셀 플레이트 전극(11)을 형성한 후, 상부 셀 플레이트 전극(11)에 대한 어닐링 처리를 실시예1에 기재된 소정의 시간보다도 적은 시간을 두고 행한다. 이에 따라, 상부 셀 플레이트 전극(11)을 형성하는 루테늄이 결정화되고, 루테늄은 실시예1에 기재된 결정 그레인보다도 작은 결정 그레인으로 성장한다. 도 15를 참조하면, 상술한 공정에 의해 상부 셀 플레이트 전극(11)에 규정된 컨택트홀(56)의 측면은 요철 형상으로 형성된다.
이와 같이 구성된 반도체 장치에 따르면, 실시예6에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 요철 형상으로 형성된 컨택트홀(56)의 측면은평탄하게 형성되어 있는 경우와 비교하여 큰 표면적을 갖는다. 이 때문에, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적을 증대시킬 수 있다. 이에 따라, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 컨택트 저항은 낮아지고 안정되기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 더 방지할 수 있다.
(실시예8)
실시예8의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 16을 참조하면, 제5 층간 절연막(3e)에, 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 상부 셀 플레이트 전극(11)에는 컨택트홀(21a)과 연통하는 컨택트홀(61)이 형성된다. 컨택트홀(61)은 상부 셀 플레이트 전극(11)의 정상면(11n) 측의 개구 면적이 컨택트홀(21a)의 저면의 면적보다 커지도록 형성된다. 상부 셀 플레이트 전극(11)에 의해 규정된 컨택트홀(61)의 표면(61m)은 만곡면을 따라 형성된다. 컨택트홀(21a 및 61)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성된다.
본 발명의 실시예8을 따른 반도체 장치에서는, 상부 셀 플레이트 전극(11)은 제2 오목부로서의 컨택트홀(61)을 갖는다. 컨택트홀(61)은 컨택트홀(21a)과 접속되며, 또한 상부 셀 플레이트 전극(11)의 정상면(11a) 상의 개구 면적이 컨택트홀(21a)의 저면의 개구 면적보다도 커지도록 형성된다. 컨택트홀(61)은 만곡하는 상부 셀 플레이트 전극(11)의 표면에 의해 규정된다.
실시예8의 반도체 장치의 제조 공정은, 실시예1에서 설명한 도 1에 도시한 반도체 장치의 제조 공정으로부터 기본적으로는 변화가 없다. 실시예8의 반도체 장치의 제조 공정에서, 실시예1의 반도체 장치의 제조 공정과 다른 부분을 이하에서 설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 6을 참조하면, 레지스트막(41)을 마스크로 하여 층간 절연막(3)에 에칭을 행한다. 에칭 가스로서, C4F8, Ar 및 O2의 혼합 가스를 사용한다. 상부 셀 플레이트 전극(11)을 형성하는 루테늄은 실리콘 산화막인 층간 절연막(3)에 행하는 에칭에 대하여 일정 이상의 선택비를 갖기 때문에, 컨택트홀(21a)에 의한 개구는 상부 셀 플레이트 전극(11)의 정상면(11n)에서 멈춘다. 그러나, 상부 셀 플레이트 전극(11)은 정상면(11n) 상에서 계속하여 에칭되기 때문에, 컨택트홀(21a)에 의해 노출된 상부 셀 플레이트 전극(11)의 정상면(11n)을 중심으로 하여 상부 셀 플레이트 전극(11)의 내부에 걸쳐 상당한 손상을 입는다. 계속해서, O2혼합 가스를 사용하여 레지스트막(41)에 플라즈마 애싱을 행한다. 도 12를 참조하면, 레지스트막(41)에 행한 플라즈마 애싱은 레지스트막(41) 뿐만 아니라 손상을 입은 상부 셀 플레이트 전극(11) 부분을 제거한다. 상술한 공정에 의해, 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 상부 셀 플레이트 전극(11)의 내부에 연장되는 만곡면을 따라 규정된 컨택트홀(61)이 형성된다.
이와 같이 형성된 반도체 장치에 따르면, 실시예1에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 상부 셀 플레이트 전극(11)에 형성된 컨택트홀(61)에 의해 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적을 증대시킬 수 있다. 이에 따라, 상부 셀 플레이트 전극(11)의 컨택트 저항은 낮아지고 안정되기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 더 방지할 수 있다.
(실시예9)
실시예9의 반도체 장치는 실시예1의 반도체 장치와 비교하여, 메탈 플러그(13a) 및 상부 셀 플레이트 전극(11)의 컨택트 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 17을 참조하면, 제5 층간 절연막(3e)에, 상부 셀 플레이트 전극(11)에 도달하는 컨택트홀(21a)이 형성되어 있다. 상부 셀 플레이트 전극(11)에는 컨택트홀(21a)과 연통하는 컨택트홀(61)이 형성된다. 컨택트홀(61)은 상부 셀 플레이트 전극(11)의 정상면(11n) 측으로부터 개구 면적이 컨택트홀(21a)의 저면의 면적보다 커지도록 형성된다. 상부 셀 플레이트 전극(11)에 의해 규정된 컨택트홀(61)의 표면(61m)은 만곡면을 따라 형성된다. 또한, 컨택트홀(61)의 표면(61m)은 요철 형상으로 형성된다. 컨택트홀(21a 및 61)에는 도시하지 않은 배리어 메탈막을 개재하여 텅스텐으로 이루어진 메탈 플러그(13a)가 형성된다.
본 발명의 실시예9를 따른 반도체 장치에서, 컨택트홀(61)을 규정하는 표면은 요철 형상을 갖는다.
실시예9의 반도체 장치의 제조 공정은 실시예8에서 설명한 도 16에 도시하는반도체 장치의 제조 공정으로부터 기본적으로는 변화가 없다. 실시예9의 반도체 장치의 제조 공정에서, 실시예8의 반도체 장치의 제조 공정과 다른 부분을 이하에서 설명하기로 한다. 중복하는 제조 공정의 설명은 생략하기로 한다.
도 4를 참조하면, 상부 셀 플레이트 전극(11)을 형성한 후, 상부 셀 플레이트 전극(11)에 대한 어닐링 처리를 실시예1에 기재된 소정의 시간보다도 적은 시간을 두고 행한다. 이에 따라, 상부 셀 플레이트 전극(11)을 형성하는 루테늄이 결정화되고, 루테늄 결정이 실시예1에 기재된 결정 그레인보다 작은 결정 그레인으로 성장한다. 도 17을 참조하면, 상술한 공정에 의해 상기 셀 플레이트 전극(11)에 규정된 컨택트홀(61)의 표면(61m)은 요철 형상으로 형성된다.
이와 같이 구성된 반도체 장치에 따르면, 실시예8에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다. 또한, 요철 형상으로 형성된 컨택트홀(61)의 표면(61m)은 평탄하게 형성되어 있는 경우와 비교하여 큰 표면적을 갖는다. 이 때문에, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 접촉 면적을 증대시킬 수 있다. 이에 따라, 상부 셀 플레이트 전극(11)과 메탈 플러그(13a)와의 컨택트 저항은 낮아지고 안정되기 때문에, 상부 셀 플레이트 전극(11)에서 발생하는 컨택트 불량을 더 방지할 수 있다.
(실시예10)
실시예10의 반도체 장치는 실시예1의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 18을 참조하면, 반도체 장치는 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다. 제4 층간 절연막(3d)에는 스토리지 노드 컨택트(8a 내지 8d)의 각 정상면에 도달하는 구멍(23a 내지 23d)이 형성된다. 구멍(23a 내지 23d)에는 구멍(23a 내지 23d)의 저면 및 측벽을 덮도록 루테늄(Ru)으로 이루어진 하부 스토리지 노드 전극(10a 내지 10d)이 형성된다. 하부 스토리지 노드 전극(10a 내지 10d)은 구멍(23a 내지 23d)의 내부에 오목부를 더 형성하고, 그 오목부의 표면은 평탄하게 형성된다.
하부 스토리지 노드 전극(10a 내지 10d)에 형성된 오목부 및 제4 층간 절연막(3d)의 정상면의 일부를 덮도록 탄탈옥사이드(Ta2O5) 또는 티탄산바륨스트론튬(BST)으로 이루어진 유전체막(15)이 형성된다. 유전체막(15)을 덮고 또한 구멍(23a 내지 23d)의 내부를 완전하게 매립하도록 하여, 루테늄(Ru)으로 이루어진 상부 셀 플레이트 전극(11)이 형성된다. 하부 스토리지 노드 전극(10a 내지 10d), 유전체막(15), 및 상부 셀 플레이트 전극(11)에 의해 반도체 장치의 콘케이브 MIM 캐패시터가 구성된다.
이와 같이 구성된 반도체 장치에 따르면, 실시예1에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예11)
실시예11의 반도체 장치는 실시예2의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 19를 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예2에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예12)
실시예12의 반도체 장치는 실시예3의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 20을 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예3에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예13)
실시예13의 반도체 장치는 실시예4의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 21을 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예4에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예 14)
실시예14의 반도체 장치는 실시예5의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 22를 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예5에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예15)
실시예15의 반도체 장치는 실시예6의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 23을 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예6에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예16)
실시예16의 반도체 장치는 실시예7의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 24를 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예7에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예17)
실시예17의 반도체 장치는 실시예8의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 25를 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예8에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예18)
실시예18의 반도체 장치는 실시예9의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 26을 참조하면, 반도체 장치는 실시예10에서 설명한 콘케이브 MlIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예9에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예19)
실시예19의 반도체 장치는 실시예1의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 27을 참조하면, 반도체 장치는 실린더(Cylinder) MIM(Metal-Insulator-Metal) 캐패시터를 갖는다. 제4 층간 절연막(3d)이 위치하는 층에는 스토리지 노드 컨택트(8a 내지 8d)의 각 정상면 상에 접촉하고, 루테늄(Ru)으로 이루어진 하부 스토리지 노드 전극(10a 내지 10d)이 형성된다. 하부 스토리지 노드 전극(10a 내지 10d) 각각의 사이에는 제3 층간 절연막(3c)의 정상면에 도달하는 오목부(71a 내지 71c)가 형성된다. 또한, 하부 스토리지 노드 전극(10a 내지 10d)은 원통 형상을 가지며, 정상면측으로부터 개구된 오목부가 각각에 형성된다.
그 오목부와 오목부(71a 내지 71c)와 제4 층간 절연막(3d)의 정상면의 일부를 덮도록 탄탈옥사이드(Ta2O5) 또는 티탄산바륨스트론튬(BST)으로 이루어진 유전체막(15)이 형성된다. 유전체막(15)을 완전히 덮도록 하여, 루테늄(Ru)으로 이루어진 상부 셀 플레이트 전극(11)이 형성된다. 하부 스토리지 노드 전극(10a 내지 10d), 유전체막(15), 및 상부 셀 플레이트 전극(11)에 의해 반도체 장치의 실린더MIM 캐패시터가 구성된다. 실린더 MIM 캐패시터에서는 하부 스토리지 노드 전극(10a 내지 10d)의 외주측에 위치하는 측벽상에도 유전체막(15)이 형성되어 있기 때문에, 캐패시터의 축적 용량을 증대시킬 수 있다.
이와 같이 구성된 반도체 장치에 따르면, 실시예1에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예20)
실시예20의 반도체 장치는 실시예2의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 28을 참조하면, 반도체 장치는 실시예19에서 설명한 실린더 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예2에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예21)
실시예21의 반도체 장치는 실시예3의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 29를 참조하면, 반도체 장치는 실시예19에서 설명한 실린더 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예3에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예22)
실시예22의 반도체 장치는 실시예4의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 30을 참조하면, 반도체 장치는 실시예19에서 설명한 실린더MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예4에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예23)
실시예23의 반도체 장치는 실시예5의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 31을 참조하면, 반도체 장치는 실시예19에서 설명한 실린더 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예5에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예24)
실시예24의 반도체 장치는 실시예6의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 32를 참조하면, 반도체 장치는 실시예19에서 설명한 실린더 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예6에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예25)
실시예25의 반도체 장치는 실시예7의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 33을 참조하면, 반도체 장치는 실시예19에서 설명한 실린더 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예7에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예26)
실시예26의 반도체 장치는 실시예8의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 34를 참조하면, 반도체 장치는 실시예19에서 설명한 실린더 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예8에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예27)
실시예27의 반도체 장치는 실시예9의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 35를 참조하면, 반도체 장치는 실시예19에서 설명한 실린더 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예9에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예28)
실시예28의 반도체 장치는 실시예1의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 27을 참조하면, 반도체 장치는 실린더 조면(粗面) MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다. 제4 층간 절연막(3d)이 위치하는 층에는 스토리지 노드 컨택트(8a 내지 8d)의 각 정상면에 접촉하여, 도핑된 폴리실리콘으로 이루어진 하부 스토리지 노드 전극(10a 내지 10d)이 형성된다. 하부 스토리지 노드전극(10a 내지 10d) 각각의 사이에는 제3 층간 절연막(3c)의 정상면에 도달하는 오목부(71a 내지 71c)가 형성된다. 또한, 하부 스토리지 노드 전극(10a 내지 10d)은 원통 형상을 가지고, 정상면측으로부터 개구된 오목부가 각각에 형성된다. 그 오목부의 표면은 요철 형상으로 형성된다.
그 오목부와 오목부(71a 내지 71c)와 제4 층간 절연막(3d)의 정상면의 일부를 덮도록 탄탈옥사이드(Ta2O5) 또는 티탄산바륨스트론튬(BST)으로 이루어진 유전체막(15)이 형성된다. 유전체막(15)을 완전히 덮도록 하여, 루테늄(Ru)으로 이루어진 상부 셀 플레이트 전극(11)이 형성된다. 하부 스토리지 노드 전극(10a 내지 10d), 유전체막(15), 및 상부 셀 플레이트 전극(11)에 의해 반도체 장치의 실린더 조면 MIS 캐패시터가 구성된다. 실린더 조면 MIS 캐패시터에서는 하부 스토리지 노드 전극(10a 내지 10d)의 외주측에 위치하는 측벽상에도 유전체막(15)이 형성되며, 또한 하부 스토리지 노드 전극(10a 내지 10d)의 원통 형상의 내부 직경측 표면이 요철 형상으로 형성되어 있기 때문에, 캐패시터의 축적 용량을 증대시킬 수 있다.
이와 같이 구성된 반도체 장치에 따르면, 실시예1에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예29)
실시예29의 반도체 장치는 실시예2의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 37을 참조하면, 반도체 장치는 실시예28에서 설명한 실린더조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예2에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예30)
실시예30의 반도체 장치는 실시예3의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 38을 참조하면, 반도체 장치는 실시예28에서 설명한 실린더 조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예3에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예31)
실시예31의 반도체 장치는 실시예4의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 39를 참조하면, 반도체 장치는 실시예28에서 설명한 실린더 조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예4에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예32)
실시예32의 반도체 장치는 실시예5의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 40을 참조하면, 반도체 장치는 실시예28에서 설명한 실린더 조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예5에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예33)
실시예33의 반도체 장치는 실시예6의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 41을 참조하면, 반도체 장치는 실시예28에서 설명한 실린더 조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예6에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예34)
실시예34의 반도체 장치는 실시예7의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 42를 참조하면, 반도체 장치는 실시예28에서 설명한 실린더 조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예7에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예35)
실시예35의 반도체 장치는 실시예8의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 43을 참조하면, 반도체 장치는 실시예28에서 설명한 실린더 조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예8에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예36)
실시예36의 반도체 장치는 실시예9의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 44를 참조하면, 반도체 장치는 실시예28에서 설명한 실린더 조면 MIS(Metal-Insulator-Silicon) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예9에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예37)
실시예37의 반도체 장치는 실시예1의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 이하에서, 중복하는 구조의 설명은 생략하기로 한다.
도 45를 참조하면, 반도체 장치는 필라(Pillar) MIM(Meta1-Insulator-Metal) 캐패시터를 갖는다. 제4 층간 절연막(3d)이 위치하는 층에는 스토리지 노드 컨택트(8a 내지 8d)의 각 정상면에 접촉하며, 루테늄(Ru)으로 이루어져 원주 형상을 갖는 하부 스토리지 노드 전극(10a 내지 10d)가 형성된다. 하부 스토리지 노드 전극(10a 내지 10d) 각각의 사이에는 제3 층간 절연막(3c)의 정상면에 도달하는 오목부(81a 내지 81d)가 형성된다.
오목부(81a 내지 81d)와 제4 층간 절연막(3d)의 정상면의 일부를 덮도록 탄탈옥사이드(Ta2O5) 또는 티탄산바륨스트론튬(BST)으로 이루어진 유전체막(15)이 형성된다. 유전체막(15)를 덮고 또한 오목부(81a 내지 81d)의 내부를 완전히 매립하도록 하여, 루테늄(Ru)으로 이루어진 상부 셀 플레이트 전극(11)이 형성된다. 하부 스토리지 노드 전극(10a 내지 10d), 유전체막(15), 및 상부 셀 플레이트 장치의필라 MIM 캐패시터가 구성된다.
콘케이브 캐패시터 및 실린더 캐패시터에서는 하부 스토리지 노드 전극의 원통 내부에 형성된 오목부의 저면에서 유전체막과의 커버리지가 악화되어 누설 불량이 발생할 우려가 있다. 그러나, 필라 MIM 캐패시터에서는 하부 스토리지 노드 전극의 내부에 오목부가 형성되어 있지 않기 때문에, 이러한 문제점이 생길 우려가 없다.
이와 같이 구성된 반도체 장치에 따르면, 실시예1에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예38)
실시예38의 반도체 장치는 실시예2의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 46을 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예2에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예39)
실시예39의 반도체 장치는 실시예3의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 47을 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예3에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예40)
실시예40의 반도체 장치는 실시예4의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 48을 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예4에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예41)
실시예41의 반도체 장치는 실시예5의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 49를 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예5에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예42)
실시예42의 반도체 장치는 실시예6의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 50을 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예6에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예43)
실시예43의 반도체 장치는 실시예7의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 51을 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예7에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예44)
실시예44의 반도체 장치는 실시예8의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 52를 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예8에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
(실시예45)
실시예45의 반도체 장치는 실시예9의 반도체 장치와 비교하여 캐패시터 구조만이 서로 다르다. 도 53을 참조하면, 반도체 장치는 실시예37에서 설명한 필라 MIM(Metal-Insulator-Metal) 캐패시터를 갖는다.
이와 같이 구성된 반도체 장치에 따르면, 실시예9에 기재된 효과와 마찬가지의 효과를 발휘할 수 있다.
또, 이상의 실시예에서는, 주로 원통형 캐패시터를 갖는 반도체 장치에 대하여 설명하였지만, 원통형 캐패시터 이외의 캐패시터를 갖는 반도체 장치에도 본 발명을 적용할 수 있다.
또한, 본 명세서에 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 정의되며, 특허 청구의 범위와 균등의 의미 및 범위 내에서 모든 변경이 포함되는 것으로 의도되어야 한다.
이상 설명한 바와 같이 본 발명에 따르면, 상부 전극의 컨택트 불량을 방지하며, 또한 에리어 페널티가 발생하지 않는 반도체 장치를 제공할 수 있다.

Claims (3)

  1. 반도체 기판의 주표면 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성된 유전체막과,
    상기 유전체막 상에 형성되며, 루테늄, 질화 티탄, 및 백금을 포함하는 군으로부터 선택된 적어도 한 종류를 포함하는 상부 전극과,
    상기 상부 전극을 덮는 층간 절연막
    을 포함하고,
    상기 층간 절연막은 상기 상부 전극에 도달하는 제1 구멍을 가지며,
    상기 제1 구멍은 상기 반도체 기판의 주표면으로부터 상기 제1 구멍의 저면까지의 거리가, 상기 반도체 기판의 주표면으로부터 상기 제1 구멍이 도달하는 부분에서 상기 상부 전극의 저면까지의 거리 이상이 되도록 형성되는 반도체 장치.
  2. 제1항에 있어서,
    상기 층간 절연막의 정상면(top face)으로부터의 거리가 상기 층간 절연막의 정상면으로부터 상기 상부 전극까지의 거리보다도 커지도록 상기 층간 절연막 내에 형성된 도전막을 더 포함하고, 상기 층간 절연막은 상기 도전막에 도달하는 제2 구멍을 갖고, 상기 상부 전극은 상기 층간 절연막의 일부분을 제거하여 상기 제1 및 제2 구멍을 형성하는 소정의 에칭제에 대하여 상대적으로 작은 에칭 속도를 가지며, 상기 층간 절연막은 상기 소정의 에칭제에 대하여 상대적으로 큰 에칭 속도를갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 구멍의 측면 및 저면 중 적어도 한쪽은 상기 상부 전극에 의해 규정되는 반도체 장치.
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