200405551 玖、發:¾說明： -I Ϊ 一-' * 【發明所屬之技術領域】 本發明一般而言是關於半導體裝置，尤爲特定而言，是 關於具有電容器的半導體裝置。 【先前技術】 近年來，尤其是伴隨著DRAM(Dynamic Random Access Memory)的構造的微細化，半導體裝置多使用可對於記憶 單元的投影面積增大實際之電容器的有效面積的圓筒型電 容器構造。該圓筒型電容器構造係具有包括形成爲圓筒狀 的下部電極，和覆被下部電極的表面的介電質膜及單元板 的沉積構造。圖54爲顯示具有屬習知技術的圓筒型電容器 構造的半導體裝置的剖面圖。 參照圖54，於半導體基板101之主表面101a上，介由 閘極絕緣膜1 0 3 a〜1 0 3 c形成閘極1 0 4 a〜1 0 4 c。在位於該 閘極104a〜104c兩側的半導體基板101之主表面101a 上，以指定深度形成作爲源極/汲極區域的雜質區域l〇2a 〜102d。在半導體基板101之主表面101a上，與雜質區域 l〇2d隔開距離以指定深度形成雜質區域102 e。於閘極l〇4a 〜104c的側壁形成側壁絕緣膜105 a〜105c。在閘極104a 〜1 0 4 C的頂面上形成覆被絕緣膜1 0 6 a〜1 0 6 c。 以覆被半導體基板101之主表面10 la、覆被絕緣膜106 a 〜1 0 6 c及側壁絕緣膜1 0 5 a〜1 0 5 c的方式，形成由矽氧化 膜組成的第1層間絕緣膜1 07。在第1層間絕緣膜1 〇7上 形成到達雜質區域l〇2b及102c的接觸孔108a及l〇8b。 7 312/發明說明書(補件)/92-07/92112219 200405551 接觸孔l〇8a及108b內充塡著導電體膜i〇9a及109b。 在第1層間絕緣膜1 07上形成由矽氧化膜組成的第2層 間絕緣膜1 1 〇。在第2層間絕緣膜1 1 〇上形成到達導電體 膜1 09b的頂面的接觸孔1 1 1 a。於第1及第2層間絕緣膜 107及110上，形成到達形成於半導體基板ioi之主表面 101a的雜質區域102e的接觸孔lllb。接觸孔111a及111b 內充塡著導電體膜1 1 5 a及1 1 5 b。在第2層間絕緣膜1 1 0 的頂面上與導電體膜1 1 5 a及1 1 5 b接觸而形成第1配線膜 1 1 2a 及 1 1 2b ° 以覆被第2層間絕緣膜1 1 0、第1配線膜1 1 2 a及1 1 2b 的方式，形成由矽氧化膜組成的第3層間絕緣膜1 1 3。於 第2及第3層間絕緣膜1 1 〇及1 1 3，形成到達形成於第1 及層間絕緣膜107的導電體膜109a的接觸孔114。於接觸 孔114內充塡著導電體膜116。 在第3層間絕緣膜1 1 3上形成由矽氧化膜組成的第4層 間絕緣膜1 1 8。於第4層間絕緣膜1 1 8形成到達形成於第3 層間絕緣膜1 1 3的導電體膜1 1 6的接觸孔1 1 9。以覆被孔 1 1 9的側面及底面的方式形成圓筒狀的下部儲存節點電極 120，下部儲存節點電極120與導電體膜116接觸。以覆被 下部儲存節點電極1 20的表面及第4層間絕緣膜1 1 8的頂 面局部的方式，形成介電質膜121。以覆被介電質膜121 且完全充塡孔H9內部的方式，形成上部單元板電極122。 藉由下部儲存節點電極1 2 0、介電質膜1 2 1及上部單元板 電極122，構成半導體裝置的圓筒型電容器。 8 312/發明說明書(補件)/92-07/92112219 200405551 以覆被上部單元板電極1 22及第4層間絕緣膜 式，形成由矽氧化膜組成的第5層間絕緣膜1 23 層間絕緣膜123形成穿通上部單元板電極122及 1 2 1而到達第4層間絕緣膜11 8的內部的接觸孔 觸孔1 5 2 a的底面係藉由第4層間絕緣膜1 1 8所$ 3、第4及第5層間絕緣膜1 1 3、1 1 8及1 2 3形成 於第2層間絕緣膜1 1 0的頂面上的第1配線膜1 1 孔152b。接觸孔152a及152b內充塡著導電體膜 153b。導電體膜153a與藉由接觸孔152a所形成 元板1 22的側壁連接。於第5層間絕緣膜1 23的 與導電體膜153a及153b接觸而形成第2配線膜 1 54b ° 在具有如此構成的圓筒型電容器的半導體裝置 減小記憶單元的尺寸同時確保電容器容量，有增 的高度的必要。爲此，在第4層間絕緣膜1 1 8的 的傾向上，尤其是起因於該情況，將造成從第5 膜1 2 3的頂面至第1配線膜1 1 2b的距離增大。 此外，以將上部單元板電極1 22設定爲指定電 的，藉由導電體膜1 5 3 a連接設於第5層間絕緣膜 第2配線膜154a及上部單元扳電極122。爲此， 塡導電體膜1 5 3 a的接觸.孔1 5 2 a的必要。另一方 信號供給雜質區域l〇2e或是將電位固定作爲目g 電體膜153b連接設於第5層間絕緣膜123上的第 1 5 4b及設於第2層間絕緣膜1 1 〇上的第1配線百| 312/發明說明書(補件)/92-07/92112219 118的方 。於第5 介電質膜 152a。接 見定。於第 到達形成 2 b的接觸 ;153a 及 的上部單 頂面上， 154a 及 中，爲了 加電容器 高度變高 層間絕緣 位作爲目 1 2 3上的 有形成充 面，以將 I勺，藉由導 ;2配線膜 I 1 12b。爲 9 200405551 此，有形成充塡導電體膜1 5 3 b的接觸孔1 5 2b的必要。 該接觸孔152a及152b，爲了削減製造步驟，係由設置 第5層間絕緣膜1 23後的相同蝕刻步驟所形成。於是，該 蝕刻步驟一直被進行至接觸孔1 5 2b到達第1配線膜1 1 2b 爲止。爲此，接觸孔152a首先導達上部單元板電極122 的頂面，此後，直到接觸孔1 5 2b到達第1配線膜1 1 2b爲 止，上部單元板電極1 22繼續受到蝕刻。結果如圖5所示， 接觸孔1 5 2 a成爲穿通上部單元板電極1 2 2而到達第4層間 絕緣膜1 1 8的內部的形狀。 如此，接觸孔152a從上部單元板電極122穿通，在該穿 通量變大的情況，會產生導電體膜1 5 3 a於例如第1配線膜 112a等短路的問題。 此外，充塡於接觸孔152a的導電體膜153a與上部單元 板電極122的接觸器分，僅成爲藉由接觸孔152a形成的上 部單元板電極1 22的側壁，接觸面積變小。此外，在由濺 鍍形成導電體膜1 5 3 a的情況，在上部單元板電極1 22的側 壁上成膜的覆被性差。又，在利用接觸孔1 5 2 a的開口後的 濕式處理，而上部單元板電極1 2 2的側壁有後退的情況， 導電體膜1 5 3 a的成膜時的覆被性變差。從此等理由，具有 產生上部單元板電極122與導電體膜153a的接觸不良之 虞。 例如，日本專利特開2〇00-2 1 63 5 7號公報係以解決如此 之問題爲目的，揭示有不會產生與單元板的接觸不良的半 導體裝置。圖55爲顯示日本專利特開2000-2 1 63 5 7號公報 10 312/發明說明書(補件)/92-07/92112219 200405551 揭示的半導體裝置的剖面圖。 參照圖55,於具有元件隔離氧化膜202及擴散層區域203 的矽基板201上，介由閘極絕緣膜形成閘極204。於閘極 2 0 4的頂面上形成氮化膜2 0 5，於閘極2 0 4的側壁形成側壁 氧化膜206。並以覆被閘極204及矽基板201的主表面的 方式形成第1層間絕緣膜2 1 6。第1層間絕緣膜2 1 6上形 成到達擴散區域203的局部配線207。第1層間絕緣膜216 上形成第2層間絕緣膜2 1 7。第2層間絕緣膜2 1 7上形成 具有圓筒構造的蓄積電極208。蓄積電極208介由局部配 線207與擴散區域203電性連接。 於蓄積電極208上介由電容絕緣膜形成多晶矽組成的電 容電極210。於第2層間絕緣膜217上形成覆被電容電極 2 1 0的第3層間絕緣膜2 1 8。於第3層間絕緣膜2 1 8上形成 金屬配線212。閘極204、擴散區域203及電容電極210 各個介由金屬接觸器211與金屬配線212電性連接。在連 接金屬接觸器211與電容電極210的下方形成與蓄積電極 208同層形成的接觸阻止部20 9。藉由接觸阻止部209的存 在，使得位於金屬接觸器211下方的電容電極210的膜厚 形成較厚。 在同時將到達閘極204的接觸孔及到達電容電極210的‘ 接觸孔開口的情況，因爲在接觸阻止部209的內部堆積著 電容電極210，因此到達電容電極210的接觸孔並未貫通 電容電極210。藉此，可充分獲得金屬配線212與電容電 極2 1 0的電性連接。 11 312/發明說明書(補件)/92-07/92112219 200405551 在上述圖55所示半導體裝置中’爲了防止到達電容電極 2 1 0的接觸孔貫通電容電極2 1 0的情況，較厚地形成位於 金屬接觸器211下方的電容電極210的膜厚。但是’爲了 實現如此構造的半導體裝置，產生必須於矽基板201上確 保較厚地形成電容電極210的膜厚的指定域寬的區域的區 域償罰（area penalty)。區域償罰係指爲了達成某一特定目 的而設置構造體，造成消耗半導體基板上的空間的不利情 形。爲此，產生記憶單元區域的面積增大的問題’而無法 實現半導體裝置的微細化。 此外，在到達電容電極2 1 0的接觸孔形成於接觸阻止部 209的附近的情況，與金屬接觸器211接觸的電容電極210 的側壁的面積，其將電容電極210的膜厚形成較厚的量顯 著增加。形成於接觸孔的電容電極2 1 0的側壁，藉由蝕刻 時的種種要因而未形成爲所需的表面形狀。爲此，會產生 金屬接觸器211與電容電極210的接觸電阻偏差的問題。 【發明內容】 在此，本發明之目的在於解決上述課題，其提供防止上 部電極之接觸不良，並且不會產生區域償罰的半導體裝置。 根據本發明之半導體裝置，其具備：設於半導體基板的 主表面上的下部電極；設於下部電極上的介電質膜；設於 介電質膜上的上部電極；及覆被上部電極的層間絕緣膜。 上部電極包括選自釕、氮化鈦及白金組成的群中的至少一 種。層間絕緣膜具有到達上部電極的第1孔。第1孔係以 從半導體基板的主表面到達第1孔的底面的距離，成爲從 12 312/發明說明書(補件)/92-07/92112219 200405551 半導體基板的主表面到達第1孔部分的上部電極底面的距 離以上的方式而設。 根據如此構成之半導體裝置，藉由從上部電極所含從 釕、氮化鈦及白金組成的群中所選擇的至少一種，其耐氧 化性優良。爲此，在半導體裝置之製造步驟中，即便上部 電極處於氧化環境的情況仍可抑制上部電極被氧化。爲 此，藉由被氧化的上部電極可防止接觸不良的產生。此外， 關於釕，該釕的氧化物亦爲導電性。爲此，即便假定上部 電極被氧化，於上部電極仍無接觸不良的產生。 此外，規定於第1孔的上部電極的側壁不會有形成指定 深度以上的情況。爲此，上部電極可獲得與充塡於第1孔 的導電膜穩定的接觸電阻。又，不用具被特別的構造而藉 由指定材料形成上部電極以防止上部電極的接觸不良。據 此，因無接受區域償罰而可實現半導體裝置的微細化。 除此之外，無第1孔穿通上部電極並進一步延伸而形成 的情況。爲此，第1孔到達與上部電極另外設置的配線膜 等，而無充塡於第1孔的導電膜與其配線膜的短路之虞。 此外，除去從半導體基板的主表面到達第1孔的底面的距 離與從半導體基板的主表面到達上部電極的底面的距離相 等的情況，第1孔的底面係由上部電極所規定。爲此，充 塡於第1孔的導電膜與上部電極的接觸面積增大，可防止 起因於接觸面積小的接觸不良。 此外，較佳狀況爲：半導體裝置又具備以離層間絕緣膜 的頂面的距離大於從層間絕緣膜的頂面至上部電極的距離 13 312/發明說明書(補件)/92-07/92112219 200405551 的方式設置於層間絕緣膜內的導電膜。層間絕緣膜具有到 達導電膜的第2孔。上部電極相對於去除層間絕緣膜的一 部分以形成第1及第2孔的指定蝕刻劑具有相對小的蝕刻 速度，層間絕緣膜相對於指定蝕刻劑具有相對大的蝕刻速 度。 根據如此構成之半導體裝置，對於層間絕緣膜進行蝕 刻，在同時形成第1孔及較第1孔深的第2孔的情況，在 第1孔到達上部電極的頂面後上部電極仍繼續接受蝕刻。 但是，因爲上部電極具有除層間絕緣膜的一部分外的對於 蝕刻劑相對小的蝕刻速度，因此，於層間絕緣膜進行的蝕 刻不易被蝕刻。爲此，即便上部電極繼續接受蝕刻，在上 部電極的指定位置飩刻被終止，而無第1孔穿通上部電極 延伸而形成的情況。藉此，可在上部電極與充塡於第1孔 的導電膜之間獲得所需的接觸構造。 【實施方式】 以下，參照圖式說明本發明之實施形態。 (實施形態1) 參照圖1，半導體裝置具有Concave(凹凸）粗面MIS (Metal-Insulator-Silicon)的電容器。於矽基板1的主表面 1 a上隔開指定間隔形成隔離氧化膜2。雖未予圖示，在藉 由隔離氧化膜2隔開的矽基板1的主表面上，形成指定深 度且作爲源極/汲極區域的雜質區域。 以覆被矽基板1的主表面1 a的方式，形成矽氧化膜組成 的第1層間絕緣膜3 a。於第1層間絕緣膜3 a形成到達形 14 312/發明說明書(補件)/92-07/92112219 200405551 成未圖示雜質區域的矽基板1的主表面la的接觸孔25 a〜 25d。於接觸孔25a〜25d形成充塡著摻雜多晶矽等的突起 栓塞4a〜4d。 於第1層間絕緣膜3 a上形成矽氧化膜組成的第2層間絕 緣膜3b。於第2層間絕緣膜3b的頂面上，在位於矽基板1 上形成的隔離絕緣膜2的上方位置，形成鎢（W)組成的位 元線配線6。 於第2層間絕緣膜3b上以覆被位元線配線6的方式形成 矽氧化膜組成的第3層間絕緣膜3c。於第2及第3層間絕 緣膜3b及3c，形成到達突起栓塞4a〜4d的各頂面的接觸 孔22 a〜22d。接觸孔22 a〜22d內充塡著摻雜多晶矽等而 形成儲存節點接觸器8a〜8d。 於第3層間絕緣膜3 c上形成矽氧化膜組成的第4層間絕 緣膜3 d。於第4層間絕緣膜3 d形成到達儲存節點接觸器 8a〜8d的各頂面的孔23a〜23d。於孔23a〜23d以覆被孔 23a〜23d的底面及側壁的方式，形成摻雜多晶矽組成的下 部儲存節點電極l〇a〜10d。下部儲存節點電極i〇a〜i〇d 係於孔23a〜23d的內部再形成凹部，並於該凹部的表面形 成凹凸的形狀。如此，表面形成爲凹凸形狀的下部儲存節 點電極l〇a〜10d，如在沉積非結晶矽後，藉由進行不均勻 結晶化而可形成。 以覆被形成於下部儲存節點電極10a〜10d的凹部及於 第4層間絕緣膜3 d的頂面的局部的方式，形成氧化鉬 (Ta2 05 )或鈦酸鋇鋸（BST)組成的介電質膜15。以覆被介電 15 312/發明說明書(補件)/92-07/92112219 200405551 質膜15且完全埋設孔23a〜23d的內部的方式，形成釕（Ru) 組成的上部單元板電極1 1。 藉由下部儲存節點電極10a〜10d、介電質膜15及上部 單元板電極11，構成半導體裝置的電容器。本實施形態 中，因爲下部儲存節點電極10a〜10d的表面形成爲凹凸形 狀，其電容器面積增大。藉此，可增大電容器的蓄積電容。 於第4層間絕緣膜3d上以覆被上部單元板電極11的方 式形成矽氧化膜組成的第5層間絕緣膜3 e。於第5層間絕 緣膜3e形成到達上部單元板電極11的接觸孔21a。接觸 孔21a的底面21m係藉由上部單元板電極11的頂面lln 所規定。於第3、第4及第5層間絕緣膜3c、3d及3e形 成到達位元線配線6的頂面的接觸孔2 1 b。於接觸孔2 1 a 及21b介由未圖示的障壁金屬膜形成鎢組成的金屬栓塞 13a 及 13b ° 於第5層間絕緣膜3e上接觸於金屬栓塞13a及13b的頂 面而形成鋁（A1)組成的鋁配線14a及14b。又，藉由第1〜 第5層間絕緣膜3 a〜3 e構成層間絕緣膜3。 參照圖2，沿著I - I線上的剖面顯示圖1中的半導體 裝置。於未圖示的矽基板1上以指定的間隔形成多數個閘 極32。以與閘極32大致正交的方式配置著多數條位元線 配線6。於鄰接之閘極32之間設有從矽基板1之主表面la 延伸而形成的突起栓塞4。於突起栓塞4e上設有儲存節 點接觸器3 1，儲存節點接觸器3 1與位元線配線6連接。 參照圖3，於矽基板1之主表面1 a上介由閘極絕緣膜3 3 a 16 312/發明說明書(補件)/92-07/92112219 200405551 〜33c形成閘極32a〜32c。在位於閘極32a〜32c兩側位置 的矽基板1的主表面1 a，以指定深度形成作爲源極/汲極 區域的雜質區域38a〜38c。於閘極32a〜32c的側壁形成 側壁絕緣膜3 5 a〜3 5 c。於閘極3 2 a〜3 2 c的頂面上形成覆 被絕緣膜3 6 a〜3 6 c。於第1層間絕緣膜3 a形成到達雜質 區域38a及38b的接觸孔25d及25e。於接觸孔25d及25e 充塡著摻雜多晶矽等而形成突起栓塞4d及4 e。 根據本發明之實施形態1的半導體裝置，具備設於作爲 半導體基板的矽基板1的主表面la上的作爲下部電極的下 部儲存節點電極10a〜10d ;設於下部儲存節點電極l〇a〜 l〇d上的介電質膜15;設於介電質膜15上的作爲上部電極 的上部單元板電極11;及覆被上部單元板電極11的層間 絕緣膜3。上部單元板電極11包括選自釕、氮化鈦及白金 組成的群中的至少一種的釕。層間絕緣膜3具有到達上部 單元板電極11的作爲第1孔的接觸孔21a。接觸孔21a係 設置爲從矽基板1的主表面la到達接觸孔21a的底面21m 的距離，成爲從矽基板1的主表面la到達接觸孔21a部分 的上部單元板電極11的底面的距離11m的距離以上。 半導體裝置又具備以離層間絕緣膜3的頂面、亦即離第 5層間絕緣膜3 e的頂面的距離形成爲較從第5層間絕緣膜 3e的頂面至上部單元板電極11的距離大的方式設置於層 間絕緣膜3內的作爲導電膜的位元線配線6。層間絕緣膜3 具有到達位元線配線6的作爲第2孔的接觸孔2 1 b。上部 單元板電極1 1相對於去除層間絕緣膜3的一部分以形成接 17 312/發明說明書(補件)/92·07/92112219 200405551 觸孔2 1 a及2 1 b的指定蝕刻劑具有相對小的蝕刻速度，而 層間絕緣膜相對於指定的蝕刻劑具有相對大的蝕刻速度。 參照圖1及圖4〜圖9，說明形成上部單元板電極11之 後的半導體裝置的製造步驟。 參照圖4，在形成上部單元板電極1 1之後，以指定時間 進行對上部單元板電極1 1之退火處理。藉此，形成上部單 元板電極1 1之釕被結晶化，釕的結晶粒徑大大生長。在第 4層間絕緣膜3 d上以覆被上部單元板電極1 1的方式沉積 5 0 0nm膜厚的矽氧化膜，形成第5層間絕緣膜3e。 參照圖5，於第5層間絕緣膜3e上形成具有開口 42 a及 42b的抗蝕膜41。 參照圖6，將抗蝕膜4 1作爲遮罩對層間絕緣膜3進行蝕 刻。作爲蝕刻氣體使用C4F8、Ar及02的混合氣體。藉由 蝕刻部分地除去層間絕緣膜3，首先，令接觸孔2 1 a到達 上部單元板電極1 1的頂面1 1 η。此後，於層間絕緣膜3進 行的蝕刻，令接觸孔2 1 b繼續一直到達位元線配線6爲止。 其間，上部單元板電極1 1在頂面1 1 η附近繼續接受蝕刻。 但是，因爲形成上部單元板電極1 1的釕，對於屬矽氧化膜 的層間絕緣膜3所進行的蝕刻具有一定以上的選擇比’因 此，通過接觸孔2 1 a的開口停止在上部單元板電極1 1的頂 面lln。藉此，接觸孔21a的底面21m，藉由上部單元板 電極1 1的頂面1 1 η所規定。此後，除去抗蝕膜4 1。 參照圖7,於接觸孔21a及21b以各自的膜厚爲10nm的 膜厚沉積T i N (氮化鈦）及T i (欽）的沉積膜，形成未圖不的 18 312/發明說明書(補件)/92-07/92112219 200405551 障壁金屬膜。又，以膜厚5 00nm的程度沉積鎢組成的金屬 膜13。 參照圖8，使用化學機械硏磨法（CMP : Chemical M e c h a n i c a 1 Ρ ο 1 i s h i n g)硏磨金屬膜1 3直到第5層間絕緣膜 3 e的頂面露出爲止。藉此，於接觸孔2 1 a及2 1 b的內部形 成金屬栓塞13a、13b。 參照圖9，於第5層間絕緣膜3e上以3 00nm膜厚的程度 沉積鋁膜1 4。 參照圖1，於鋁膜1 4上形成具有指定形狀的開口圖案的 未圖示的抗蝕膜。將該抗蝕膜作爲鋁膜1·4進行蝕刻，形成 具有指定形狀的鋁配線14a及14b。此後，除去未圖示的 抗蝕膜。 根據如此構成的半導體裝置，藉由釕形成上部單元板電 極1 1，將接觸孔2 1 a的開口深度停止在上部單元板電極1 1 的頂面1 1 η上。由此，·爲了控制接觸孔2 1 a的開口深度而 無需特別的構造。藉此，因爲於矽基板1上沒有接受區域 償罰而可實現半導體裝置的微細化。此外，形成上部單元 板電極1 1的釕對於耐氧化性優良。並且，釕的氧化物也具 有導電性。爲此，可防止起因於上部單元板電極1 1被氧化 的上部單元板電極1 1與金屬栓塞1 3 a的接觸不良。此外， 金屬栓塞13a係將金屬栓塞13a的底面全體設置爲與上部 單元板電極1 1的頂面1 1 η接觸。爲此，可防止起因於接觸 面積小的接觸不良。 此外’無穿通上部單元板電極1 1向下方延伸而是形成指 19 312/發明說明書(補件)/92-07/92112219 200405551 定深度。爲此，可防止金屬栓塞1 3 a與位於上部單元板電 極1 1下方的導電膜接觸而產生短路的情況。 (實施形態2) 實施形態2之半導體裝置與實施形態1之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 〇，於第5層間絕緣膜3 e上形成到達上部單元 板電極1 1的接觸孔2 1 a。接觸孔2 1 a到達上部單元板電極 1 1的內部，接觸孔2 1 a的側面2 1 s及底面2 1 m係由上部單 元板電極1 1所規定。於接觸孔2 1 a介由未圖示的障壁金屬 膜形成鎢組成的金屬栓塞1 3 a。 在根據本發明實施形態2之半導體裝置中，接觸孔2 1 a 的側面2 1 s及底面2 1 m的至少一方係由上部單元板電極1 1 所規定。 實施形態2之半導體裝置的製造步驟，與實施形態1說 明之圖1所示半導體裝置的製造步驟基本不變。以下說明 在實施形態2之半導體裝置的製造步驟中，與實施形態1 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 參照圖6，將抗鈾膜4 1作爲遮罩對層間絕緣膜3進行蝕 刻。作爲蝕刻氣體使用C4F8、Ar及〇2的混合氣體。此時’ 預先將〇2的流量設爲較實施形態1使用的飩刻氣體內所 含的〇 2的流量大。參照圖1 〇 ’藉由上述步驟’接觸孔2 1 a 形成爲可一直到達上部單元板電極11的內部。 20 312/發明說明書(補件)/92-07/92112219 200405551 根據如此構成的半導體裝置，可獲得與實施形態1所載 相同的效果。除此之外，上部單元板電極11與金屬栓_ 1 3 a，不僅與接觸孔2 1 a的底面2 1 m而且還與側面2 1 s揆 觸。藉此，可增大上部單元板電極11與金屬栓塞l3a的接 觸面積，因此，可進一步防止在上部單元板電極U產生的 接觸不良。 (實施形態3) 實施形態3之半導體裝置與實施形態丨之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 1，於第5層間絕緣膜3 e上形成到達上部單元 板電極11的接觸孔21a。接觸孔21a到達上部單元板電極 11的內部，接觸孔21a的側面21s及底面21m係由上部單 元板電極11所規定。於接觸孔21a的底面21m及側面21s 形成凹凸形狀。於接觸孔21a介由未圖示的障壁金屬膜形 成鎢組成的金屬栓塞1 3 a。 在根據本發明實施形態3之半導體裝置中，規定接觸孔 21a的側面21s及底面21m的至少一方的上部單元板電極 U的部分，具有凹凸形狀。 實施形態3之半導體裝置的製造步驟，與實施形態2說 明之圖1〇所示半導體裝置的製造步驟基本不變。以下說明 在實施形態3之半導體裝置的製造步驟中，與實施形態2 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 21 312/發明說明書(補件V92-07/92112219 200405551 參照圖4，在形成上部單元板電極1 1後，以較實施形態 1所記載的指定時間少的時間進行對於上部單元板電極11 的退火處理。藉此，形成上部單元板電極1 1的釕被結晶 化，釕生長爲較實施形態1所記載的結晶粒徑小的結晶粒 徑。參照圖11，藉由上述步驟，接觸孔21a的底面21m及 側面2 1 s係形成凹凸形狀。 根據如此構成的半導體裝置，可獲得與實施形態2所載 相同的效果。除此之外，形成凹凸形狀的接觸孔2 1 a的底 面2 1 m及側面2 1 s，與平坦形成的情況比較具有較大的表 面積。爲此，可進一步增大上部單元板電極11與金屬栓塞 13a的接觸面積。藉此，上部單元板電極U與金屬栓塞13a 的接觸電阻低且穩定，因此，可進一步防止在上部單元板 電極11產生的接觸不良。 (實施形態4) 實施形態4之半導體裝置與實施形態1之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 2，於第5層間絕緣膜3 e上形成到達上部單元 板電極11的接觸孔21a。於上部單元板電極U形成連通 接觸孔2 1 a的接觸孔5 1。接觸孔5 i係以接觸孔5 1的底面 51m的面積形成較接觸孔21a的底面21m的面積大的方式 所形成。接觸孔5 1係從上部單元板電極1 1的頂面丨1 n側 一直到達底面1 1 m側，以底面5 1 m的面積所開口。於接觸 孔21a及51介由未圖示的障壁金屬膜形成鎢組成的金屬栓 22 312/發明說明書(補件)/92-07/92112219 200405551 塞 1 3 a 〇 在根據本發明實施形態4之半導體裝置中，上部單元板 電極11具有作爲第1凹部的接觸孔51。接觸孔51與接觸 孔21a連接，且其平行於矽基板1的主表面la的面上的開 口面積，形成爲較接觸孔21a的底面的開口面積大。 實施形態4之半導體裝置的製造步驟，與實施形態1說 明之圖1所示半導體裝置的製造步驟基本不變。以下說明 在實施形態2之半導體裝置的製造步驟中，與實施形態4 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 參照圖6，將抗蝕膜4 1作爲遮罩對層間絕緣膜3進行蝕 刻。作爲蝕刻氣體使用C4F8、Ar及02的混合氣體。因爲 形成上部單元板電極1 1的釕，對於屬矽氧化膜的層間絕緣 膜3所進行的蝕刻具有一定以上的選擇比，因此，通過接 觸孔21a的開口停止在上部單元板電極11的頂面lln。但 是，因爲在上部單元板電極11的頂面lln上被繼續蝕刻， 因此，從由接觸孔21a露出的上部單元板電極11的頂面 1 1 η直到上部單元板電極1 1的內部受到相當的損傷。在此 種狀態下，使用02及Ν2的混合氣體將抗飩膜41電漿拋 光。參照圖12,於抗蝕膜41進行的電漿拋光不僅將抗蝕 膜41而且連受到損傷的上部單元板電極11的部分亦除 去。藉此，形成從上部單元板電極1 1的頂面1 1 η側一直到 達底面1 1 m側的接觸孔5 1。 根據如此構成的半導體裝置，可獲得與實施形態1所載 23 312/發明說明書(補件)/92-07/92112219 200405551 相同的效果。除此之外，藉由形成於上部單元板電極n 的接觸孔51，可增大上部單元板電極11與金屬栓塞13a 的接觸面積。藉此，上部單元板電極11的接觸電阻低且穩 定，而可進一步防止在上部單元板電極11產生的接觸不 良。 (實施形態5) 實施形態5之半導體裝置與實施形態1之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 3，於第5層間絕緣膜3 e上形成到達上部單元 板電極11的接觸孔21a。於上部單元板電極11形成連通 接觸孔2 1 a的接觸孔5 1。接觸孔5 1係以接觸孔5 1的底面 51m的面積形成較接觸孔21a的底面的面積大的方式所形 成。接觸孔51係從上部單元板電極11的頂面lln側一直 到達底面11m側，以底面51m的面積所開口。於接觸孔 5 1的側面表面形成凹凸形狀。於接觸孔2 1 a及5 1介由未 圖示的障壁金屬膜形成鎢組成的金屬栓塞13a。 在根據本發明實施形態5之半導體裝置中，接觸孔5 1 的表面形成爲凹凸形狀。 實施形態5之半導體裝置的製造步驟，與實施形態4說 明之圖12所示半導體裝置的製造步驟基本不變。以下說明 在實施形態5之半導體裝置的製造步驟中，與實施形態4 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 24 312/發明說明書(補件)/92-07/92112219 200405551 參照圖4，在形成上部單元板電極1 1後，以較實施形態 1所記載的指定時間少的時間進行對於上部單元板電極11 的退火處理。藉此，形成上部單元板電極11的釕被結晶 化，釕生長爲較實施形態1所記載的結晶粒徑小的結晶粒 徑。參照圖13，藉由上述步驟，由上部單元板電極11所 規定的接觸孔5 1的側面形成凹凸形狀。 根據如此構成的半導體裝置，可獲得與實施形態4所載 相同的效果。除此之外，形成凹凸形狀的接觸孔5 1的側 面，與平坦形成的情況比較具有較大的表面積。爲此，可 進一步增大上部單元板電極11與金屬栓塞13a的接觸面 積。藉此，上部單元板電極11與金屬栓塞13a的接觸電阻 低且穩定，因此，可進一步防止在上部單元板電極11產生 的接觸不良。 (實施形態6) 實施形態6之半導體裝置與實施形態1之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 4，於第5層間絕緣膜3 e上形成到達上部單元 板電極11的接觸孔21a。於上部單元板電極Η形成連通 接觸孔21a的接觸孔56，接觸孔56係從上部單元板電極 1 1的頂面1 1 η側一直到達底面11 ηι側所形成。與政基板1 之主表面la平行的面上的接觸孔56的開口面積，常較接 觸孔21a的底面面積大。另外’以該開口面積隨著：自接觸 孔2 1 a離開而增大的方式，形成接觸孔5 6。於接觸孔2 i a 25 312/發明說明書(補件)/92-07/92112219 200405551 及56介由未圖示的障壁金屬膜形成鎢組成的金屬栓塞 13a 〇 在根據本發明實施形態6之半導體裝置中，作爲第1凹 部的接觸孔5 6，係以在平行於矽基板1之主表面1 a地面 上的接觸孔56的開口面積，隨著從上部單元板電極11的 頂面lln向著底面llm而增大的方式所形成。 實施形態6之半導體裝置的製造步驟，與實施形態1說 明之圖1所示半導體裝置的製造步驟基本不變。以下說明 在實施形態6之半導體裝置的製造步驟中，與實施形態1 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 參照圖6，將抗蝕膜4 1作爲遮罩對層間絕緣膜3進行蝕 刻。作爲蝕刻氣體使用C4F8、Ar及02的混合氣體。因爲 形成上部單元板電極1 1的釕，對於屬矽氧化膜的層間絕緣 膜3所進行的蝕刻具有一定以上的選擇比，因此，通過接 觸孔2 1 a的開口停止在上部單元板電極1 1的頂面丨丨η。但 是，因爲在上部單元板電極11的頂面lln上被繼續蝕刻， 因此，從由接觸孔21a露出的上部單元板電極11的頂面 lln直到上部單元板電極11的內部受到相當的損傷。接 著，在此種狀態下，使用作爲蝕刻劑的Ο 2及N2的混合氣 體以平行平板型裝置將抗蝕膜41電漿拋光。此時，藉由減 弱矽基板1側的偏向，以使指向性弱的蝕刻劑從接觸孔2 1 a 的開口向外側擴散的方式入射。參照圖1 4，於抗蝕膜4 1 進行的電漿拋光不僅將抗蝕膜41而且連受到損傷的上部 26 312/發明說明書(補件)/92-07/92112219 200405551 單元板電極11的部分亦除去。藉由上述步驟，形成從上部 單元板電極1 1的頂面1 1 η側一直到達底面1 i m側的錐形 狀擴散的接觸孔5 6。 根據如此構成的半導體裝置，可獲得與實施形態4所載 相同的效果。除此之外，因爲接觸孔5 6形成爲錐形狀，因 此可增大上部單元板電極11與金屬栓塞13a的接觸面積。 藉此，上部單元板電極11的接觸電阻低且穩定，而可進一 步防止在上部單元板電極11產生的接觸不良。 (實施形態7) 實施形態7之半導體裝置與實施形態1之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 5，於第5層間絕緣膜3 e上形成到達上部單元 板電極11的接觸孔21a。雖於上部單元板電極11形成連 通接觸孔2 1 a的接觸孔5 6，但卻形成爲從上部單元板電極 1 1的頂面1 1 η側一直到達底面1 1 m側。與矽基板1之主表 面la平行的面上的接觸孔56的開口面積，常較接觸孔21a 的底面面積大。另外，以該開口面積隨著自接觸孔21a離 開而增大的方式，形成接觸孔56。接觸孔56的側面表面 係形成凹凸形狀。於接觸孔21a及56介由未圖示的障壁金 屬膜形成鎢組成的金屬栓塞1 3 a。 實施形態7之半導體裝置的製造步驟，與實施形態6說 明之圖14所示半導體裝置的製造步驟基本不變。以下說明 在實施形態7之半導體裝置的製造步驟中，與實施形態6 27 312/發明說明書(補件)/92-07/92112219 200405551 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 參照圖4，在形成上部單元板電極1 1後，以較實施形態 1所記載的指定時間少的時間進行對於上部單元板電極11 的退火處理。藉此，形成上部單元板電極11的釕被結晶 化，釕生長爲較實施形態1所記載的結晶粒徑小的結晶粒 徑。參照圖15，藉由上述步驟，而受上部單元板電極Η 規定的接觸孔5 6的側面係形成凹凸形狀。 根據如此構成的半導體裝置，可獲得與實施形態6所載 相同的效果。除此之外，形成凹凸形狀的接觸孔5 6的側 面，與平坦形成的情況比較具有較大的表面積。爲此，可 增大上部單元板電極11與金屬栓塞13a的接觸面積。藉 此，上部單元板電極11與金屬栓塞13a的接觸電阻低且穩 定，因此，可進一步防止在上部單元板電極11產生的接觸 不良。 (實施形態8) 實施形態8之半導體裝置與實施形態丨之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 6，於第5層間絕緣膜3 e上形成到達上部單元 板電極11的接觸孔21a。於上部單元板電極丨丨形成連通 接觸孔21a的接觸孔61。接觸孔61係以上部單元板電極 11的頂面lln側的開口面積，較接觸孔21a的底面面積大 的方式所形成。藉由上部單元板電極11所規定的接觸孔 28 312/發明說明書(補件)/92-07/92112219 200405551 61的表面61m，係由彎曲面所形成。於接觸孔21a及61 介由未圖示的障壁金屬膜形成鎢組成的金屬栓塞13a。 在根據本發明實施形態8之半導體裝置中，上部單元板 電極11具有作爲第2凹部的接觸孔61。接觸孔61與接觸 孔21a連接，且以在上部單元板電極11上的開口面積，較 接觸孔2 1 a的底面的開口面積大的方式所形成。接觸孔6 1 係由彎曲之上部單元板電極11的表面所規定。 實施形態8之半導體裝置的製造步驟，與實施形態1說 明之圖1所示半導體裝置的製造步驟基本不變。以下說明 在實施形態8之半導體裝置的製造步驟中，與實施形態1 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 參照圖6，將抗蝕膜4 1作爲遮罩對層間絕緣膜3進行蝕 刻。作爲蝕刻氣體使用C4F8、Ar及02的混合氣體。因爲 形成上部單元板電極1 1的釕，對於屬矽氧化膜的層間絕緣 膜3所進行的蝕刻具有一定以上的選擇比，因此，通過接 觸孔21a的開口停止在上部單元板電極11的頂面ιΐη。但 是，因爲在上部單元板電極11的頂面lln上被繼續蝕刻， 因此，以由接觸孔21a露出的上部單元板電極n的頂面 1 1 η爲中心，一直到上部單元板電極1 1的內部受到相當的 損傷。接著，在此種狀態下，使用02的混合氣體將抗蝕膜 41電漿拋光。參照圖12，於抗蝕膜41進行的電漿拋光不 僅將抗蝕膜4 1而且連受到損傷的上部單元板電極Η的部 分亦除去。籍由上述步驟，形成藉由從上部單元板電極11 S24 312/發明說明書(補件)/92-07/92112219 29 200405551 的頂面1 1 η側一直延伸到上部單元板電極丨丨內部的彎曲面 所規定的接觸孔6 1。 根據如此構成的半導體裝置，可獲得與實施形態i所載 相同的效果。除此之外，藉由形成於上部單元板電極i i 的接觸孔6 1，可增大上部單元板電極1 1與金屬栓塞丨3 & 的接觸面積。藉此，上部單元板電極1 1的接觸電阻低且穩 定，而可進一步防止在上部單元板電極11產生的接觸不 良。 (實施形態9) 實施形態9之半導體裝置與實施形態丨之半導體裝置比 較，只是金屬栓塞13a及上部單元板電極11的接觸構造各 異。以下，省略重複構造的說明。 參照圖1 7，於第5層間絕緣膜3 e上形成到達上部單元 板電極1 1的接觸孔2 1 a。於上部單元板電極1 1形成連通 接觸孔2 1 a的接觸孔6 1。接觸孔6 1係以在上部單元板電 極1 1的頂面1 1 η側的開口面積較接觸孔2 1 a的底面面積大 的方式所形成。藉由上部單元板電極1 1所規定的接觸孔 6 1的表面6 1 m，係由彎曲面所形成。此外，接觸孔6 1的 表面61m係形成凹凸形狀。於接觸孔21a及61介由未圖 示的障壁金屬膜形成鎢組成的金屬栓塞1 3 a。 在根據本發明實施形態9之半導體裝置中，規定接觸孔 6 1的表面係具有凹凸形狀。 實施形態9之半導體裝置的製造步驟，與實施形態8說 明之圖16所示半導體裝置的製造步驟基本不變。以下說明 30 312/發明說明書(補件)/92-07/92112219 200405551 在實施形態9之半導體裝置的製造步驟中，與實施形態$ 之半導體裝置的製造步驟各異的部分。並省略重複之製造 步驟的說明。 參照圖4，在形成上部單元板電極11後，以較實施形態 1所記載的指定時間少的時間進行對於上部單元板電極i i 的退火處理。藉此，形成上部單元板電極11的釕被結晶 化，釕生長爲較實施形態1所記載的結晶粒徑小的結晶粒 徑。參照圖17，藉由上述步驟，而受上部單元板電極u 規定的接觸孔61的表面61m係形成凹凸形狀。 根據如此構成的半導體裝置，可獲得與實施形態8所載 相同的效果。除此之外，形成凹凸形狀的接觸孔6 1的表面 6 1 m，與平坦形成的情況比較具有較大的表面積。爲此， 可增大上部單元板電極11與金屬栓塞13a的接觸面積。藉 此，上部單元板電極11與金屬栓塞13a的接觸電阻低且穩 定，因此，可進一步防.止在上部單元板電極11產生的接觸 不良。 (實施形態1〇) 實施形態1 〇之半導體裝置與實施形態1之半導體裝置比 較，只是電容器的構造不同。以下，省略重複構造的說明。 參照圖18，半導體裝置具有Concave MIM(Metal-Insulator-Metal)電容器。於第4層間絕緣膜3d形成到達 儲存節點接觸器8a〜8d的各頂面的孔23a〜23d。於孔23a 〜23d以覆被孔23a〜23d的底面及側壁的方式，形成釕（Ru) 組成的下部儲存節點電極l〇a〜10d。下部儲存節點電極 31 312/發明說明書(補件)/92-07/92112219 200405551 10a〜10d於孔23a〜23d的內部再形成凹部，其凹部的表 面形成爲平坦狀。 以覆被形成於下部儲存節點電極1 〇 a〜1 〇 d的凹部及於 第4層間絕緣膜3d的頂面的局部的方式，形成氧化鉬 (Ta2〇5)或鈦酸鋇緦（BST)組成的介電質膜15。以覆被介電 質膜15且完全埋設孔23a〜23d的內部的方式，形成釕（RU) 組成的上部單元板電極11。藉由下部儲存節點電極10a〜 10d、介電質膜15及上部單元板電極11，構成半導體裝置 的Concave MIM電容器。 根據如此構成的半導體裝置，可獲得與實施形態1所載 相同的效果。 (實施形態11) 實施形態1 1之半導體裝置與實施形態2之半導體裝置比 較，只是電容器的構造不同。參照圖19,半導體裝置具有 實施形態 10 中說明之 Concave MIM(Metal-Insulator-Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態2所載 相同的效果。 (實施形態12) 實施形態1 2之半導體裝置與實施形態3之半導體裝賡比 較，只是電容器的構造不同。參照圖20,半導體裝置具有 實施形態 10 中說明之匚0110&乂6]\/11]\1(^1^&1-1118111&1〇1·-M e t al)電容器。 根據如此構成的半導體裝置，可獲得與實施形態3所載 32 312/發明說明書(補件)/92-07/92112219 200405551 相同的效果。 (實施形態13) 實施形態1 3之半導體裝置與實施形態4之半導體裝虞比 較，只是電容器的構造不同。參照圖21，半導體裝置具有 實施形態 1 〇 中說明之 Concave MIM(Metal-Insulator-Metal)電 容器。 根據如此構成的半導體裝置，可獲得與實施形態4所載 相同的效果。 (實施形態14) 實施形態1 4之半導體裝置與實施形態5之半導體裝置比 較，只是電容器的構造不同。參照圖22，半導體裝置具有 實施形態 10 中說明之 Concave MIM(Metal-Insulator· Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態5所載 相同的效果。 (實施形態15) 實施形態1 5之半導體裝置與實施形態6之半導體裝置比 較，只是電容器的構造不同。參照圖23，半導體裝置具有 實施形態 10 中說明之 ConcaveMIM(Metal-Insulator-Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態6所載 相同的效果。 (實施形態16) 實施形態1 6之半導體裝置與實施形態7之半導體裝置比 33 312/發明說明書(補件)/92-07/92112219 200405551 較，只是電容器的構造不同。參照圖24，半導體裝置具有 實施形態 中說明之 ConcaveMIM(Metal-Insulator-Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態7所載 相同的效果。 (實施形態17) 實施形態1 7之半導體裝置與實施形態8之半導體裝寘比 較，只是電容器的構造不同。參照圖25，半導體裝置具有 實施形態 1〇 中說明之 ConcaveMIM(Metal-Insulator-Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態8所載 相同的效果。 (實施形態18) 實施形態1 8之半導體裝置與實施形態9之半導體裝置比 較，只是電容器的構造不同。參照圖26，半導體裝置具有 實施形態 1 〇 中說明之 Concave MIM(Metal-Insulator-Metal)電 容器。 根據如此構成的半導體裝置，可獲得與實施形態9所載 相同的效果。 (實施形態19) 實施形態1 9之半導體裝置與實施形態1之半導體裝置比 較，只是電容器的構造不同。以下，省略重複構造的說明。 參照圖27，半導體裝置具有〇71丨11(^1：1^11^(%以&1-Insulator-Metal)電容器。於第4層間絕緣膜3d所處的層， 34 312/發明說明書(補件)/92-07/92112219 200405551 接觸於儲存節點接觸器8a〜8d的各頂面，形成釕（RU)組成 的下部儲存節點電極1 〇 a〜1 〇 d。於下部儲存節點電極1 〇 a 〜1 〇 d各個間’形成到達第3層間絕緣膜3 c的頂面的凹部 7 la〜7 1c。除此之外，下部儲存節點電極i〇a〜10d具有圓 筒形狀，且分別形成從頂面側開口的凹部。 以覆被該凹部、凹部7 1 a〜7 1 c及第4層間絕緣膜3 d的 頂面的局部的方式，形成氧化鉬（Ta2 05)或鈦酸鋇緦（BST) 組成的介電質膜1 5。以完全覆被介電質膜1 5的方式，形 成釕（Ru)組成的上部單元板電極1 1。藉由下部儲存節點電 極10a〜10d、介電質膜15及上部單元板電極11，構成半 導體裝置的Cylinder MIM電容器。在Cylinder ΜIM電容 器中，因爲在位於下部儲存節點電極1 0 a〜1 0 d的外周側的 側壁上也形成介電質膜15，因此可增大電容器的蓄積電 容。 根據如此構成的半導體裝置，可獲得與實施形態1所載 相同的效果。 (實施形態20) 實施形態20之半導體裝置與實施形態2之半導體裝置比 較，只是電容器的構造不同。參照圖28，半導體裝置具有 實施形態 1 9 中說明之 Cylinder MIM (Metal-Insulator-Metal)電 容器。 根據如此構成的半導體裝置’可獲得與實施形態2所載 相同的效果。 (實施形態21) 35 312/發明說明書(補件)/92-07/92112219 200405551 實施形態2 1之半導體裝置與實施形態3之半導體裝虞比 較，只是電容器的構造不同。參照圖29，半導體裝置具有 貫施形態 19 中說明之 Cylinder MIM(Metal-Insulator-Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態3所載 相同的效果。 (實施形態22) 實施形態22之半導體裝置與實施形態4之半導體裝虞比 較，只是電容器的構造不同。參照圖30，半導體裝置具有 實施形態 1 9 中說明之 Cylinder MIM(Metal-Insulator-Metal)電 容器。 根據如此構成的半導體裝置，可獲得與實施形態4所載 相同的效果。 (實施形態23) 實施形態2 3之半導體裝置與實施形態5之半導體裝置比 較，只是電容器的構造不同。參照圖31，半導體裝置具有 實施形態 1 9 中說明之 Cylinder MIIv^Metal-Insulator-Metal)電 容器。 根據如此構成的半導體裝置，可獲得與實施形態5所載 相同的效果。 (實施形態24) 實施形態24之半導體裝置與實施形態6之半導體裝置比 較，只是電容器的構造不同。參照圖32，半導體裝置具有 實施形態 19 中說明之 Cylinder MIM(Metal-Insulator· 36 312/發明說明書(補件)/92-07/92112219 200405551
Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態6所載 相同的效果。 (實施形態2 5 ) 實施形態25之半導體裝置與實施形態7之半導體裝置比 較，只是電容器的構造不同。參照圖33，半導體裝置具有 實施形態 19 中說明之 Cylinder MIM(Metal-Insulator-Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態7所載 相同的效果。 (實施形態26) 實施形態26之半導體裝置與實施形態8之半導體裝置比 較，只是電容器的構造不同。參照圖34，半導體裝置具有 實施形態 19 中說明之 Cylinder MIM (Met a 1-Ins ul at or-Metal)電容器。 根據如此構成的半導體裝置，可獲得與實施形態8所載 相同的效果。 (實施形態27) 實施形態2 7之半導體裝置與實施形態9之半導體裝虞$ 較，只是電容器的構造不同。參照圖35，半導體裝置具有 實施形態 19 中說明之 CylinderMIM(Metal-Insulator-Metal)電容器。 , 根據如此構成的半導體裝置，可獲得與實施形態9所載 相同的效果。 312/發明說明書(補件)/92-07/92112219 37 200405551 (實施形態28) 實施形態2 8之半導體裝置與實施形態1之半導體裝置比 較，只是電容器的構造不同。以下，省略重複構造的說明。 參照圖27，半導體裝置具有Cylinder粗面1^13(1^^&1-Insulator-Silicon)電容器。於第4層間絕緣膜3d所處的 層，接觸於儲存節點接觸器8 a〜8 d的各頂面，形成摻雜多 晶矽組成的下部儲存節點電極1 0 a〜1 0 d。於下部儲存節點 電極10a〜10d各個間，形成到達第3層間絕緣膜3c的頂 面的凹部7 1 a〜7 1 c。除此之外，下部儲存節點電極1 〇 a〜 1 〇d具有圓筒形狀，且分別形成從頂面側開口的凹部。該 凹部的表面形成爲凹凸形狀。 以覆被該凹部、凹部7 1 a〜7 1 c及第4層間絕緣膜3 d的 頂面的局部的方式，形成氧化鉬（Ta205)或鈦酸鋇緦（BST) 組成的介電質膜1 5。以完全覆被介電質膜1 5的方式，形 成釕（Ru)組成的上部單元板電極11。藉由下部儲存節點電 極10a〜10d、介電質膜15及上部單元板電極11，構成半 導體裝置的Cylinder粗面MIS電容器。在Cylinder粗面 MIS電容器中，因爲在位於下部儲存節點電極10a〜10d 的外周側的側壁上也形成介電質膜1 5，除此之外，下部儲 存節點電極l〇a〜10d的圓筒形狀的內徑側表面形成凹凸 形狀，因此可增大電容器的蓄積電容。 根據如此構成的半導體裝置，可獲得與實施形態1所載 相同的效果。 (實施形態29) 38 312/發明說明書(補件)/92-07/92112219 200405551 實施形態29之半導體裝置與實施形態2之半導 較，只是電容器的構造不同。參照圖3 7，半導體 實施形態28中說明之Cylinder粗面MIS (Meta 1--Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形 相同的效果。 (實施形態30) 實施形態3 0之半導體裝置與實施形態3之半導 較，只是電容器的構造不同。參照圖38，半導體 實施形態28中說明之Cylinder粗面MIS (Metal-Insulator-Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形 相同的效果。 (實施形態31) 實施形態3 1之半導體裝置與實施形態4之半導 較，只是電容器的構造不同。參照圖39，半導體 實施形態28中說明之Cylinder粗面MIS (Metal--Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形 相同的效果。 (實施形態32) 實施形態3 2之半導體裝置與實施形態5之半導 較，只是電容器的構造不同。參照圖40，半導體 實施形態28中說明之Cylinder粗面MIS (Metal- 312/發明說明書(補件)/92-07/92112219 體裝寘比 裝置具有 Insulator 態2所載 體裝置比 裝置具有 態3所載 體裝置比 裝置具有 Insulator 態4所載 體裝置比 裝置具有 Insulator 39 200405551 -Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形 相同的效果。 (實施形態33) 實施形態3 3之半導體裝置與實施形態6之半導 較，只是電容器的構造不同。參照圖41，半導體 實施形態28中說明之Cylinder粗面MIS (Metal--Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形 相同的效果。 (實施形態34) 實施形態3 4之半導體裝置與實施形態7之半導 較’只是電容器的構造不同。參照圖42，半導體 貫施形態28中說明之Cylinder.粗面MIS (Metal--Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形 相同的效果。 (實施形態35) 實施形態3 5之半導體裝置與實施形態8之半導 較，只是電容器的構造不同。參照圖43，半導體 貫施形態28中說明之Cylinder粗面MIS (Metal-•Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形 相同的效果。 312/發明說明書(補件)/92-07/92112219 態5所載 體裝置比 裝置具有 Insulator 態6所載 體裝置比 裝置具有 Insulator 態7所載 體裝置比 裝置具有 Insulator 態8所載 40 200405551 (實施形態36) 實施形態3 6之半導體裝置與實施形態9之半導體裝置比 較，只是電容器的構造不同。參照圖44，半導體裝置具有 實施形態28中說明之Cylinder粗面MIS (Metal- Insulator •Silicon)電容器。 根據如此構成的半導體裝置，可獲得與實施形態9所載 相同的效果。 (實施形態37) 實施形態3 7之半導體裝置與實施形態1之半導體裝置比 較，只是電容器的構造不同。以下，省略重複構造的說明。 參照圖45，半導體裝置具有PiiiarMIiv^Metal-insulator-Metal)電容器 。於第 4 層間 絕緣膜 3d 所處 的層， 接觸於儲存節點接觸器8a〜8d的各頂面，形成釕（RU)組成 且具有圓柱形狀的下部儲存節點電極l〇a〜l〇d。於下部儲 存節點電極l〇a〜10d各個間，形成到達第3層間絕緣膜 3 c的頂面的凹部8 1 a〜8 1 d。 以覆被凹部8 1 a〜8 1 d及第4層間絕緣膜3 d的頂面的局 部的方式，形成氧化鉅（Ta205)或鈦酸鋇緦（BST)組成的介 電質膜15。以覆被介電質膜15且完全埋設凹部81a〜81d 的內部的方式，形成釕（FU)組成的上部單元板電極1 1。藉 由下部儲存節點電極10a〜l〇d、介電質膜15及上部單元 板電極11，構成半導體裝置的Pillar MIM電容器。 在Concave電容器及Cylinder電容器中，在位於下部儲 存節點電極的圓筒內部所形成的凹部底面，有與介電質膜 41 312/發明說明書(補件)/92-07/92112219 200405551 的覆被區域惡化且產生洩漏不良之虞。但是，在Pillar ΜIM 電容器中，因爲於下部儲存節點電極的內部未形成凹部’ 因此並不會有產生此等不利因素之虞。 根據如此構成的半導體裝置，可獲得與實施形態1所載 相同的效果。 (實施形態38) 實施形態3 8之半導體裝置與實施形態2之半導體裝置比 較，只是電容器的構造不同。參照圖46,半導體裝置具有 實施形態 37 中說明之 Pillar MIM(Metal-Insulator -Metal) 電容器。 根據如此構成的半導體裝置，可獲得與實施形態2所載 相同的效果。 (實施形態39) 實施形態39之半導體裝置與實施形態3之半導體裝置比 較，只是電容器的構造不同。參照圖47，半導體裝置具有 實施形態 37 中說明之 Pillar MIM(Metal-Insulator -Metal) 電容器。 根據如此構成的半導體裝置，可獲得與實施形態3所載 相同的效果。 (實施形態40) 實施形態40之半導體裝置與實施形態4之半導體裝置比 較，只是電容器的構造不同。參照圖48，半導體裝置具有 實施形態 37 中說明之 Pillar MIM(Metal-Insulator -Metal) 電容器。 42 312/發明說明書(補件)/92-07/92112219 200405551 根據如此構成的半導體裝置，可獲得與實施形態4所載 相同的效果。 (實施形態41) 實施形態4 1之半導體裝置與實施形態5之半導體裝置比 較’只是電容器的構造不同。參照圖49，半導體裝置具有 貫 5也形態 3 7 中說明之 Pillar MIM(Metal-Insulator -Metal) 電容器。 根據如此構成的半導體裝置，可獲得與實施形態5所載 相同的效果。 (實施形態42) 實施形態42之半導體裝置與實施形態6之半導體裝置比 較，只是電容器的構造不同。參照圖50，半導體裝置具有 貫 5也形％ 37 中說明之 Pillar MlM(Metal-Insulator -Metal) 電容器。 根據如此構成的半導體裝置，可獲得與實施形態6所載 相同的效果。 ^ (實施形態43) 實施形態4 3之半導體裝置與實施形態7之半導體裝置比 較，只是電容器的構造不同。參照圖51，半導體裝置具有 貫方也形 ％、37 中說明之 Pillar MlM(Metal-Insulator -Metal) 電容器。 根據如此構成的半導體裝置’可獲得與實施形態7所載 相同的效果。 (實施形態44) 43 312/發明說明書(補件)/92-07/92112219 200405551 實施形態4 4之半導體裝置與實施形態8之半導體裝置比 較，只是電容器的構造不同。參照圖52,半導體裝置具有 實施形態 37 中說明之 PiUar MIM(Metal-Insulato;r -Metal) 電容器。 根據如此構成的半導體裝置，可獲得與實施形態8所載 相同的效果。 (實施形態45) 實施形態4 5之半導體裝置與實施形態9之半導體裝置比 較’只是電容器的構造不同。參照圖53，半導體裝置具有 貫方也形知 37 中說明之 pillar MIM(Metal-Insulator -Metal) 電容器。 根據如此構成的半導體裝置，可獲得與實施形態9所載 相同的效果。 另外，以上之實施形態中，主要針對具有圓筒型電容器 的半導體裝置進行了說明，但是，本發明也可適用於具有 圓筒型電容器以外的電容器的半導體裝置。 【圖式簡單說明】 圖1爲顯示本發明之實施形態1之半導體裝置的剖面圖。 圖2爲顯示圖1中之半導體裝置之俯視圖。 圖3沿著圖2中之m - m線所作的剖面圖。 圖4〜圖9爲顯示圖1所示半導體裝置的製造方法的步 驟的剖面圖。 圖1 〇爲顯示本發明之實施形態2之半導體裝置的剖面 圖。 44 312/發明說明書(補件)/92-〇7/92l U219 200405551 圖1 1爲顯示本發明之實施形態3之半導體裝置的剖面 圖。 圖1 2爲顯示本發明之實施形態4之半導體裝置的剖面 圖。 圖1 3爲顯示本發明之實施形態5之半導體裝置的剖面 圖。 圖1 4爲顯示本發明之實施形態6之半導體裝置的剖面 圖。 圖1 5爲顯示本發明之實施形態7之半導體裝置的剖面 圖。 圖1 6爲顯示本發明之實施形態8之半導體裝置的剖面 圖。 圖1 7爲顯示本發明之實施形態9之半導體裝置的剖面 圖。 圖1 8爲顯示本發明之實施形態1 0之半導體裝置的剖面 圖。 圖1 9爲顯示本發明之實施形態1 1之半導體裝置的剖面 圖20爲顯示本發明之實施形態1 2之半導體裝置的剖面 圖。 圖2 1爲顯示本發明之實施形態1 3之半導體裝置的剖面 圖。 圖22爲顯示本發明之實施形態1 4之半導體裝置的剖面 圖。 45 312/發明說明書(補件)/92-07/92112219 200405551 圖23爲顯示本發明之實施形態1 5之半導體裝置的剖面 圖。 圖24爲顯示本發明之實施形態1 6之半導體裝置的剖面 圖。 圖25爲顯示本發明之實施形態1 7之半導體裝置的剖面 圖。 圖2 6爲顯示本發明之實施形態1 8之半導體裝置的剖面 圖。 圖27爲顯示本發明之實施形態1 9之半導體裝置的剖面 圖。 圖28爲顯示本發明之實施形態20之半導體裝置的剖面 圖。 圖29爲顯示本發明之實施形態2 1之半導體裝置的剖面 圖。 圖3 0爲顯示本發明之實施形態22之半導體裝置的剖面 圖。 圖31爲顯示本發明之實施形態23之半導體裝置的剖面 圖。 圖3 2爲顯示本發明之實施形態24之半導體裝置的剖面 圖。 圖33爲顯示本發明之實施形態25之半導體裝置的剖面 圖。 圖34爲顯示本發明之實施形態26之半導體裝置的剖面 圖。 46 312/發明說明書(補件)/92-07/92112219 200405551 圖3 5爲顯示本發明之實施形態27之半導體裝置的剖面 圖。 圖3 6爲顯示本發明之實施形態2 8之半導體裝置的剖面 圖。 圖3 7爲顯示本發明之實施形態29之半導體裝置的剖面 圖。 圖3 8爲顯示本發明之實施形態3 0之半導體裝置的剖面 圖。 圖3 9爲顯示本發明之實施形態3 1之半導體裝置的剖面 圖。 圖40爲顯示本發明之實施形態32之半導體裝置的剖面 圖。 圖4 1爲顯示本發明之實施形態3 3之半導體裝置的剖面 圖。 圖42爲顯示本發明之實施形態34之半導體裝置的剖面 圖。 圖43爲顯示本發明之實施形態35之半導體裝置的剖面 圖。 ， 圖44爲顯示本發明之實施形態3 6之半導體裝置的剖面 圖。 圖4 5爲顯示本發明之實施形態3 7之半導體裝置的剖面 圖。 圖46爲顯示本發明之實施形態3 8之半導體裝置的剖面 圖。 312/發明說明書(補件)/92-07/92112219 47 200405551 圖47爲顯示本發明之實施形態39之半導體裝置的剖面 圖。 圖48爲顯示本發明之實施形態40之半導體裝置的剖面 圖。 圖49爲顯示本發明之實施形態4 1之半導體裝置的剖面 圖。 圖5 0爲顯示本發明之實施形態42之半導體裝置的剖面 圖。 圖5 1爲顯示本發明之實施形態43之半導體裝置的剖面 圖。 圖52爲顯示本發明之實施形態44之半導體裝置的剖面 圖。 圖5 3爲顯示本發明之實施形態45之半導體裝置的剖面 圖。 圖5 4爲顯示具有屬習知技術的圓筒型電容器構造的半 導體裝置的剖面圖。 圖55爲顯示日本專利特開2 000-2 1 6 3 5 7號公報揭示的半 導體裝置的剖面圖。 (元件符號說明） 1 矽基板 la 主表面 2 隔離氧化膜 3 層間絕緣膜 3a 第1層間絕緣膜 48 312/發明說明書(補件)/92-07/92112219 200405551 3b 第2 3 c 第3 3d 第4 3 e 第5 4 a〜 4d 突起 4 e 突起 6 位元 8 a〜 8d 儲存 1 0a^ 〜l〇d下部 11 上部 11m 距離 1 1 n 頂面 13 金屬 13a 金屬 13b 金屬 14a 鋁配 14b 鋁配 15 介電 2 1a 接觸 21b 接觸 2 1m 接觸 2 1s 側面 22a 〜2 2 d接觸 23 a 〜2 3 d孔 312/發明說明書(補件)/92-07/92112219 層間絕緣膜 層間絕緣膜 層間絕緣膜 層間絕緣膜 栓塞 栓塞 線配線 節點接觸器 儲存節點電極 單元板電極 膜 栓塞 栓塞 線 線 質膜 孔 孔 孔的底面 孔
S44' 49 200405551 2 5 a〜2 5 d接觸孔 25e 接觸孔 3 1 儲存節點接觸器 3 2 閘極 32a〜32c鬧極 3 3 a〜3 3 c閘極絕緣膜 3 5 a〜3 5 c側壁絕緣膜 3 6 a〜3 6 c覆被絕緣膜 38a〜38c雜質區域 4 1 抗蝕膜 42a 開口 42b 開口 5 1 接觸孔 5 1m 底面 5 6 接觸孔 6 1 接觸孔 6 1m 表面 7 1 a〜7 1 c凹部 101 半導體基板 10 1a 主表面 102a〜102d雜質區域 1 0 2 e 雜質區域 1 0 3 a〜1 0 3 c閘極絕緣膜 104a〜104c閘極 312/發明說明書(補件)/92-07/92112219 200405551 105a 〜105c 側壁絕緣膜 106a 〜106c 覆被絕緣膜 107 第1層間絕緣膜 108a 接觸孔 108b 接觸孔 109a 導電體膜 109b 導電體膜 110 第2層間絕緣膜 111a 接觸孔 111b 接觸孔 112a 第1配線膜 1 12b 第1配線膜 113 第3層間絕緣膜 114 接觸孔 115a 導電體膜 115b 導電體膜 116 導電體膜 118 第4層間絕緣膜 119 接觸孔 120 下部儲存節點電極 12 1 介電質膜 122 上部單元板電極 123 第5層間絕緣膜 152a 接觸孔 312/發明說明書(補件)/92-07/92112219 200405551 1 52b 接 觸 孔 153a 導 電 體 膜 1 53b 導 電 體 膜 154a 第 2 配 線 膜 1 54b 第 2 配 線 膜 20 1 矽 基 板 202 元 件 隔 離 氧 化 膜 203 擴 散 層 區 域 204 閘 極 205 氮 化 膜 206 側 壁 氧 化 膜 207 局 部 配 線 208 蓄 積 電 極 209 接 觸 阻 止 部 2 10 電 容 電 極 2 11 金 屬 接 觸 器 2 12 金 屬 配 線 2 16 第 1 層 間 絕 緣 膜 2 17 第 2 層 間 絕 緣 膜 2 18 第 3 層 間 絕 緣 膜
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