KR20000007541A - 커패시터 및 그 제조방법 - Google Patents

커패시터 및 그 제조방법 Download PDF

Info

Publication number
KR20000007541A
KR20000007541A KR1019980026919A KR19980026919A KR20000007541A KR 20000007541 A KR20000007541 A KR 20000007541A KR 1019980026919 A KR1019980026919 A KR 1019980026919A KR 19980026919 A KR19980026919 A KR 19980026919A KR 20000007541 A KR20000007541 A KR 20000007541A
Authority
KR
South Korea
Prior art keywords
film
transition metal
barrier metal
metal film
conductive
Prior art date
Application number
KR1019980026919A
Other languages
English (en)
Other versions
KR100276389B1 (ko
Inventor
전윤수
황유상
정태영
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980026919A priority Critical patent/KR100276389B1/ko
Priority to TW088107376A priority patent/TW417289B/zh
Priority to US09/347,823 priority patent/US6229171B1/en
Priority to JP18958899A priority patent/JP3841591B2/ja
Publication of KR20000007541A publication Critical patent/KR20000007541A/ko
Priority to US09/502,520 priority patent/US6277702B1/en
Application granted granted Critical
Publication of KR100276389B1 publication Critical patent/KR100276389B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

본 발명은 커패시터 및 그 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 절연막을 식각하여 상기 반도체 기판과 전기적으로 연결되는 스토리지 콘택 플러그를 형성하고, 상기 스토리지 콘택 플러그 및 상기 절연막 상에 도전막, 상기 도전막 상부 표면의 산화를 방지하기 위한 베리어막, 상기 도전막 및 베리어막 보다 상대적으로 얇은 두께를 갖도록 천이 금속막을 차례로 형성하고, 스토리지 노드 영역이 정의된 마스크를 사용하여 상기 천이 금속막, 베리어막, 그리고 도전막을 차례로 식각하여 스토리지 노드를 형성하고, 상기 도전막의 양측벽 산화를 방지하기 위한 베리어 스페이서를 상기 스토리지 노드 양측벽에 형성하되, 적어도 상기 도전막의 양측벽을 덮도록 형성하고, 상기 베리어 스페이서를 사이에 두고 상기 스토리지 노드 양측벽에 천이금속 스페이서를 형성하고, 상기 스토리지 노드를 포함하여 상기 반도체 기판 상에 고유전막을 형성하는 단계를 포함한다. 이와 같은 커패시터 및 그 제조 방법에 의해, 스트론튬 타이타네이트(SrTiO3) 또는 바륨. 스트론튬 타이타네이트 [(Ba.Sr)TiO3] 등과 같은 고유전체 물질을 커패시터 유전체로 사용하는 데 있어, 건식식각이 어려운 천이금속막의 두께는 줄이고 도전막 및 베리어막은 두껍게 형성하여 식각으로 인한 인접한 스토리지 노드와의 전기적 브리지 발생을 방지할 수 있으며, 스토리지 노드의 높이는 증가되어 커패시터의 유효 면적을 증대시킬 수 있다.

Description

커패시터 및 그 제조방법 (A CAPACITOR AND A METHOD OF FABRICATION THE SAME)
본 발명은 반도체 장치 및 제조 방법 관한 것으로, 좀 더 구체적으로는 커패시터 및 그 제조 방법에 관한 것이다.
최근 DRAM(dynamic random access memory) 장치가, 최소 선폭이 약 0.25μm에 이를 정도로 고집적화 되어감에 따라, 상기 DRAM 장치의 커패시터가 확보할 수 있는 2 차원적 면적은 점점 축소되었다. 그러나, 상기 커패시터의 커패시턴스는 일정값을 계속 유지해야 하기 때문에, 축소된 2차원적 크기의 커패시터에서 원하는 커패시턴스를 확보하기 위한 많은 방법들이 고안되었다.
상기 커패시턴스를 확보하기 위한 방법 중, 한 방법은 스토리지 노드의 높이를 증가시킴으로써, 스토리지 노드를 3차원으로 구성하여 스토리지 노드의 유효 표면적을 증대시키는 방법이다. 그러나 이 방법은 스토리지 노드의 높이를 무한정 늘일 수 없기 때문에, 스토리지 노드의 유효 표면적을 증가시킴으로써 상기 커패시터의 커패시턴스를 증가시키는 방법에는 한계가 있다. 이는 스토리지 노드의 높이가 증가하게 되면 상기 DRAM 셀과 주변회로 영역과의 큰 표면단차를 유발하게 되고, 상기 큰 표면 단차는 후속 공정으로 수행되는 금속 상호 연결을 어렵게 하는 또다른 문제를 발생시키기 때문이다.
이와 같이, 스토리지 노드의 높이 또한 증가시키는 것이 한계가 있으므로 커패시터의 유효표면적이 감소되는 것은 피할 수 없게된다. 따라서 디램 셀의 고집적화는 셀커패시터 유전체의 유전 상수를 증대시키는 데 집중하고 있다.
최근에 고집적화에 따른 셀 커패시터의 유전체막은 스트론튬타이타네이트 (SrTiO3) 또는 바륨. 스트론튬 타이타네이트 [(Ba.Sr)TiO3] 등의 벌크 유전율이 10000 이상인 물질이 활용되고 있다. 그러나, 폴리 실리콘을 커패시터 전극으로 사용할 경우 이들 고유전체 물질은 폴리 실리콘의 계면에 저유선막을 만들게 되며 이는 유전체막의 누설전류를 증가시키게 된다.
이러한 고유전체막 커패시터의 전극은 플레티늄(Pt), 이리듐(Ir), 루세늄(Ru) 등의 천이 금속이 적합한 것으로 알려져 있다. 그러나, 이들 천이 금속은 0.1-0.2㎛ 간격을 갖는 셀 커패시터 스토리지 전극을 형성하는데 있어서, 건식 식각시, 식각된 천이 금속이 하부 전극 측면에 다시 증착된다. 따라서, 하부 전극과 인접한 하부 전극사이의 전기적 브리지가 형성된다. 이로 인해, DRAM 셀의 집적화는 한계에 부딪치게 된다.
도 1은 종래 기술에 따른 커패시터 스토리지 노드를 보여주는 단면도이다.
반도체 기판(10) 상에 형성된 절연막(14)이 식각되어 상기 반도체 기판(10)의 활성영역에 연결되는 스토리지 콘택 홀(15)이 EB(electron beam) 리소그라피와 반응성 이온 식각(reactive ion etch) 공정에 의해 형성된다. 이어, 상기 스토리지 콘택 홀(15)을 완전히 채우도록 상기 스토리지 콘택 홀(15) 내부와 상기 절연막(14) 상에 도전막(미도시)이 형성된다. 상기 절연막(14) 표면으로부터 스토리지 콘택 홀(15) 내로 약 1000Å 정도의 리세스(recess)를 갖도록 상기 도전막이 에치 백된다(16 참조).
그리고 4000Å 정도의 두께를 갖는 베리어막(17참조)이 증착되고 평탄화 식각되어 스토리지 콘택 플러그(18)가 형성된다. 이어서, 상기 스토리지 콘택 플러그(18)를 포함하여 상기 절연막(14) 상에 천이 금속막(19)이 약 4500Å 정도의 두께로 DC 스퍼터링에 의해 증착된 후 식각되어 스토리지 노드(20)가 형성된다. 그리고 나서, 상기 스토리지 노드(20)를 포함하여 상기 절연막(14) 상에 고유전체막(21)이 증착된다.
상술한 종래의 방법에서는, 높은 커패시턴스를 얻기 위해서는 천이 금속막(19)이 매우 높게 절연막(14) 상에 형성되어야한다. 그러나, 이러한 천이 금속(19)은 식각이 잘 되지 않아서, 천이 금속막(19)이 두꺼워 지면, 0.1 내지 0.2㎛ 간격을 갖는 셀 커패시터 스토리지 노드를 형성하는데 있어서, 식각된 천이 금속이 스토리지 노드 측면에 다시 증착된다. 그 결과, 스토리지 노드 사이의 간격이 현저히 좁아져서 인접한 스토리지 노드와 전기적 브리지가 발생하는 문제점이 야기된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드 형성을 위한 식각 공정에서 천이 금속의 슬롭 에치(slope etch)로 인한 스토리지 노드간의 전기적 브리지를 방지할 수 있고, 커패시턴스가 증가된 커패시터 및 그 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 커패시터 스토리지 노드를 보여주는 단면도; 그리고
도 2a 내지 도 2c는 본 발명의 실시예에 따른 신규한 커패시터 스토리지 노드를 형성하는 방법의 공정들을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30:반도체 기판 31:필드 산화막
32:게이트 산화막 33:게이트
34:절연막 35:스토리지 콘택 홀
36:스토리지 콘택 플러그 37:도전막
38:베리어 금속막 39:천이 금속막
40:스토리지 노드 41:베리어 금속 스페이서
42:천이 금속 스페이 43:유전막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판 상에 형성된 절연막을 식각하여 상기 반도체 기판과 전기적으로 연결되는 스토리지 콘택 플러그를 형성하는 단계와; 상기 스토리지 콘택 플러그 및 상기 절연막 상에 도전막, 상기 도전막 상부 표면의 산화를 방지하기 위한 베리어막, 상기 도전막 및 베리어막 보다 상대적으로 얇은 두께를 갖도록 천이 금속막을 차례로 형성하는 단계와; 스토리지 노드 영역이 정의된 마스크를 사용하여 상기 천이 금속막, 베리어막, 그리고 도전막을 차레로 식각하여 스토리지 노드를 형성하는 단계와; 상기 도전막의 양측벽 산화를 방지하기 위한 베리어 금속 스페이서를 상기 스토리지 노드 양측벽에 형성하되, 적어도 상기 도전막의 양측벽을 덮도록 형성하는 단계와; 상기 베리어 금속 스페이서를 사이에 두고 상기 스토리지 노드 양측벽에 천이금속 스페이서를 형성하는 단계와; 상기 스토리지 노드를 포함하여 상기 반도체 기판상에 고유전막을 형성하는 단계를 포함한다.
(작용)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 커패시터 및 그 제조 방법은, 반도체 기판 상에 형성된 절연막이 식각되어 상기 반도체 기판과 전기적으로 연결되는 스토리지 콘택 플러그가 형성된다. 상기 스토리지 콘택 플러그 및 상기 절연막 상에 도전막, 상기 도전막 상부 표면의 산화를 방지하기 위한 베리어막, 상기 도전막 및 베리어막 보다 상대적으로 얇은 두께를 갖도록 천이 금속막이 차례로 형성된다. 상기 천이 금속막, 베리어막, 그리고 도전막이 차례로 식각되어 스토리지 노드가 형성된다. 상기 도전막의 양측벽 산화를 방지하기 위해 적어도 상기 도전막의 양측벽을 덮도록 베리어 금속 스페이서가 상기 스토리지 노드 양측벽에 형성된다. 상기 베리어 금속 스페이서를 사이에 두고 상기 스토리지 노드 양측벽에 천이 금속 스페이서가 형성된다. 상기 스토리지 노드를 포함하여 반도체 기판상에 고유전막이 형성된다.
이와 같은 반도체 장치 제조 방법에 의해서, 천이 금속을 얇게 형성하는 한편, 도전막인 폴리 실리콘은 두껍게 형성함으로써, 천이 금속의 슬롭 에치로 인한 스토리지 노드간의 전기적 브리지를 방지할 수 있고, 스토리지 노드의 유효면적을 증가시켜 커패시터의 커패시턴스를 증가시킬 수 있으며, 또한 베리어 금속막을 형성함으로서 SrTiO3및 (Ba, Sr)TiO3등의 고유전막과 도전막의 계면사이에 저유전막이 생성되는 것을 방지할 수 있다.
(실시예)
이하, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a를 참조하면, 먼저 반도체 기판(30) 상에 활성영역과 비활성영역을 정의하여 소자격리 영역(31)이 형성된다. 상기 반도체 기판(30)의 활성영역 상에 게이트 산화막(32)을 사이에 두고 게이트(33)가 형성된다. 상기 게이트(33) 양측의 상기 반도체 기판(30)의 활성영역 내에 소오스/드레인 영역(미도시)이 형성된다. 상기 게이트(33)를 포함하여 상기 반도체 기판(30) 상에 절연막(34)이 형성된다. 예컨대, BPSG, USG 등의 산화막으로 형성될 수 있다.
다음, 상기 절연막(34) 상에 제1포토레지스트막(미도시)이 형성되고 상기 제1포토레지스트막이 잘 알려진 사진 식각 공정으로 페턴닝 되어 스토리지 콘택 영역을 정의하기 위한 제1포토레지스트 패턴(미도시)이 형성된다. 상기 제1포토레지스트 패턴을 마스크로서 사용하여 상기 절연막(34)을 식각하여 상기 소오스/드레인 영역의 상부 표면을 노출시키는 스토리지 콘택 홀(35)이 형성된다. 상기 스토리지 콘택 홀(35)을 완전히 채우도록 상기 스토리지 콘택 홀(35) 내부와 상기 절연막(34) 상에 제1도전막(미도시)이 형성된다. 상기 스토리지 콘택 홀(35) 양측의 상기 절연막(34)의 상부 표면이 노출될 때까지 상기 제1도전막이 식각되어, 스토리지 콘택 플러그(36)가 형성된다. 상기 스토리지 콘택 플러그(36)는, 폴리실리콘, 텅스텐, 그리고 알류미늄 중 어느 하나로 형성될 수 있다.
상기 스토리지 콘택 플러그(36)와 상기 절연막(34) 상에 제2도전막(37)이 형성된다. 상기 제2도전막(37)은, 바람직하기는 폴리 실리콘막으로서 스토리지 노드의 유효면적을 증가시키기 위해 약 1000Å - 6000Å 이상의 두께 범위를 갖도록 형성된다. 상기 제2도전막(37) 상에 베리어 금속막(38)이 형성된다. 상기 베리어 금속막(38)은 TiAlN, TiSiN, TaTiN, 그리고 TiAlN 중 어느 한 금속으로 형성될 수 있다. 상기 베리어 금속막(38)은, 상기 제2도전막(37)과 후속공정으로 형성되는 고유전막(Fig.2c, 43)이 반응하여, 예컨대 SiO2와 같은 저유전막이 이들 계면에 형성되는 것을 방지한다. 상기 베리어막(38)은 약 500Å - 1000Å 범위 내의 두께를 갖도록 형성된다. 또한, 상기 제2도전막(37)이 약 500Å - 1000Å 범위 내의 두께를 갖도록 형성되고, 상기 베리어 금속막 (38)이 약 1000Å - 6000Å 이상의 범위 두께를 갖도록 형성될 수 있다.
상기 베리어(38) 상에 천이 금속막(39)이 형성된다. 예컨대, 상기 천이 금속막(39)은 플레티늄, 이리듐, 그리고 루비듐 중 어느 한 천이 금속으로 형성될 수 있다. 상기 천이 금속막(39)은 식각이 어렵기 때문에 약 500Å 두께를 갖도록 얇게 형성된다. 상기 천이 금속막(39) 상에 제2포토레지스트막(미도시)이 형성된다. 상기 제2포토레지스트막이 잘알려진 사진 식각공정으로 패터닝되어 스토리지 노드 영역을 정의하기 위한 제2포토레지스트 패턴(미도시)이 형성된다. 상기 절연막(34)의 상부 표면이 노출될 때까지, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 천이 금속막(39), 베리어 금속막(38), 그리고 제2도전막(37)이 차례로 식각되어 스토리지 노드(40)가 형성된다.
다음, 도 2b를 참조하면, 상기 스토리지 노드(40)를 포함하여 상기 절연막(34) 상에 제2베리어막이 약 450-500Å 범위의 두께를 갖도록 형성된다. 상기 제2베리어막이 이방성 식각되어 상기 스토리지 노드(40) 양측벽에 스페이서(41)가 약 450-500Å 범위의 두께로 형성되는데, 상기 스페이서(41)는 적어도 상기 제2도전막(37)을 덮도록 형성된다. 이는 상기 제2도전막(37) 과 후속 공정에서 형성되는 고유전막(43)과의 반응을 방지하기 위한 것이다. 커패시터의 유효면적도 또한 증가하게 된다. 상기 스토리지 노드(40)를 포함하여 상기 절연막(34) 상에 제2천이 금속막이 약 450-500Å 정도의 두께 범위로 형성된다. 상기 제2천이 금속막이 이방성 식각되어 상기 스토리지 노드(40) 양측벽에 스페이서(42)가 약 450-500Å 정도의 두께로 형성되는데, 상기 스페이서(42)는 적어도 상기 베리어 스페이서(41)를 덮도록 형성된다.
다음 도 2c에 나타난 바와 같이, 상기 스토리지 노드(40)를 포함하여 상기 절연막(34) 상에 고유전막(43)이 형성된다. 상기 고유전막(43)은 예컨대, SrTiO3및 (Ba, Sr)TiO3중 어느 하나로 형성될 수 있다.
본 발명은, 스토리지 전극으로 사용되는 식각이 어려운 천이금속은 얇게 형성하고, 폴리 실리콘은 두껍게 형성하여, 스토리지 노드 형성을 위한 식각 공정에서, 천이 금속의 슬롭 에치로 인한 스토리지 노드간의 전기적 브리지를 방지할 수 있고, 스토리지 노드의 유효면적을 증가시켜 커패시터의 커패시턴스를 증가시키는 효과가 있으며, 또한 베리어 금속막을 형성하므로서, SrTiO3및 (Ba. Sr)TiO3등의 고유전체막과 도전막의 계면사이에 저유전막이 생성되는 것을 방지할 수 있는 효과가 있다.

Claims (16)

  1. 반도체 기판 상에 형성된 절연막을 식각하여 상기 반도체 기판과 전기적으로 연결되는 스토리지 콘택 플러그를 형성하는 단계;
    상기 스토리지 콘택 플러그 및 상기 절연막 상에 도전막, 상기 도전막 상부 표면의 산화를 방지하기 위한 베리어 금속막, 상기 도전막 및 베리어 금속막 보다 상대적으로 얇은 두께를 갖도록 천이 금속막을 차례로 형성하는 단계;
    스토리지 노드 영역이 정의된 마스크를 사용하여 상기 천이 금속막, 베리어 금속막, 그리고 도전막을 차례로 식각하여 스토리지 노드를 형성하는 단계;
    상기 도전막의 양측벽 산화를 방지하기 위한 베리어 금속 스페이서를 상기 스토리지 노드 양측벽에 형성하되, 적어도 상기 도전막의 양측벽을 덮도록 형성하는 단계;
    상기 베리어 금속 스페이서를 사이에 두고 상기 스토리지 노드 양측벽에 천이금속 스페이서를 형성하는 단계; 및
    상기 스토리지 노드를 포함하여 상기 절연막 상에 고유전막을 형성하는 단계를 포함하는 고유전체 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 스토리지 콘택 플러그는, 폴리 실리콘, 텅스텐(W), 그리고 알류미늄(Al) 중 어느 하나로 형성되는 고유전체 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전막은, 폴리 실리콘막으로 형성되는 고유전체 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 베리어 금속막은, TiAlN, TiSiN, TaTiN, 그리고 TiAlN 중 어느 하나로 형성되는 고유전체 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 도전막은, 약 1000Å 내지 6000Å 범위의 두께를 갖도록 형성되고, 상기 베리어 금속막은 약 500Å 내지 1000Å 범위의 두께를 갖도록 형성되는 고유전체 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 베리어 금속막은, 약 1000Å 내지 6000Å 범위의 두께를 갖도록 형성되고, 상기 도전막은 약 500Å 내지 1000Å 범위의 두께를 갖도록 형성되는 고유전체 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 천이 금속막은, Pt, Ir, 그리고 Ru 중 어느 한 금속으로 형성되는 고유전체 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 천이 금속막은, 약 500Å 범위의 두께를 갖도록 형성되는 고유전체 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 베리어 금속 스페이서는, TiAlN, TiSiN, TaTiN, 그리고 TiAlN 중 어느 하나로 형성되는 고유전체 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 고유전막은, SrTiO3그리고 (Ba, Sr)TiO3중 어느 하나로 형성되는 고유전체 커패시터 제조 방법.
  11. 반도체 기판 상에 형성된 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결되도록 형성된 스토리지 콘택 플러그;
    상기 스토리지 콘택 플러그와 상기 스토리지 콘택 플러그 양측의 상기 절연막의 일부 상에 형성된 도전막;
    상기 도전막의 상부 표면과 양측벽을 덮도록 상기 도전막 상에 형성된 베리어 금속막;
    상기 베리어 금속막의 상부 표면과 양측벽을 덮도록 상기 베리어 금속막 상에 형성된 천이 금속막과; 및
    상기 천이 금속막의 상부 표면과 양측벽을 덮도록 상기 천이 금속막 상에 형성된 고유전막을 포함하는 커패시터.
  12. 제 11 항에 있어서,
    상기 스토리지 콘택 플러그는, 폴리 실리콘, 텅스텐(W), 그리고 알류미늄(Al) 중 어느 하나로 형성되는 커패시터.
  13. 제 11 항에 있어서,
    상기 도전막은, 폴리 실리콘막으로 형성되는 커패시터.
  14. 제 11 항에 있어서,
    상기 베리어 금속막은, TiAlN, TiSiN, TaTiN, 그리고 TiAlN 중 어느 하나로 형성되는 커패시터.
  15. 제 11 항에 있어서,
    상기 천이 금속막은, Pt, Ir, 그리고 Ru 중 어느 한 금속으로 형성되는 커패시터.
  16. 제 11 항에 있어서,
    상기 고유전막은, SrTiO3및 (Ba, Sr)TiO3중 어느 하나로 형성되는 커패시터.
KR1019980026919A 1998-07-03 1998-07-03 커패시터 및 그 제조방법 KR100276389B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019980026919A KR100276389B1 (ko) 1998-07-03 1998-07-03 커패시터 및 그 제조방법
TW088107376A TW417289B (en) 1998-07-03 1999-05-06 Capacitor and a method for fabricating the same
US09/347,823 US6229171B1 (en) 1998-07-03 1999-07-02 Storage element for semiconductor capacitor
JP18958899A JP3841591B2 (ja) 1998-07-03 1999-07-02 キャパシタ製造方法
US09/502,520 US6277702B1 (en) 1998-07-03 2000-02-14 Capacitor of a semiconductor device and a method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980026919A KR100276389B1 (ko) 1998-07-03 1998-07-03 커패시터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20000007541A true KR20000007541A (ko) 2000-02-07
KR100276389B1 KR100276389B1 (ko) 2000-12-15

Family

ID=19543078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980026919A KR100276389B1 (ko) 1998-07-03 1998-07-03 커패시터 및 그 제조방법

Country Status (4)

Country Link
US (2) US6229171B1 (ko)
JP (1) JP3841591B2 (ko)
KR (1) KR100276389B1 (ko)
TW (1) TW417289B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389033B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 강유전체 메모리소자 및 그 제조방법
US7220641B2 (en) 2004-06-08 2007-05-22 Hynix Semiconductor, Inc. Method for fabricating storage electrode of semiconductor device
KR100866127B1 (ko) * 2002-12-20 2008-10-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347542B1 (ko) * 1999-12-22 2002-08-07 주식회사 하이닉스반도체 반도체 소자의 전하저장전극 형성 방법
US6329291B1 (en) * 2000-01-28 2001-12-11 United Microelectronics Corp. Method of forming a lower storage node of a capacitor for dynamic random access memory
KR100363013B1 (ko) * 2000-06-28 2002-11-29 삼성전자 주식회사 반도체 장치의 금속 패턴 형성 방법
KR20020049875A (ko) 2000-12-20 2002-06-26 윤종용 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
US6897501B2 (en) * 2003-02-28 2005-05-24 Infineon Technologies Aktiengesellschaft Avoiding shorting in capacitors
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
US6897510B2 (en) * 2003-08-25 2005-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
KR100199346B1 (ko) * 1995-04-04 1999-06-15 김영환 반도체 소자의 전하저장전극 형성방법
KR100190111B1 (ko) * 1996-11-13 1999-06-01 윤종용 반도체장치의 커패시터 제조방법
JP3319994B2 (ja) * 1997-09-29 2002-09-03 シャープ株式会社 半導体記憶素子
KR100280206B1 (ko) * 1997-12-06 2001-03-02 윤종용 고유전체 캐패시터 및 그의 제조 방법
US5994197A (en) * 1999-05-27 1999-11-30 United Silicon Incorporated Method for manufacturing dynamic random access memory capable of increasing the storage capacity of the capacitor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389033B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 강유전체 메모리소자 및 그 제조방법
KR100866127B1 (ko) * 2002-12-20 2008-10-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7220641B2 (en) 2004-06-08 2007-05-22 Hynix Semiconductor, Inc. Method for fabricating storage electrode of semiconductor device

Also Published As

Publication number Publication date
US6277702B1 (en) 2001-08-21
JP3841591B2 (ja) 2006-11-01
KR100276389B1 (ko) 2000-12-15
TW417289B (en) 2001-01-01
US6229171B1 (en) 2001-05-08
JP2000058791A (ja) 2000-02-25

Similar Documents

Publication Publication Date Title
US5696015A (en) Method of fabricating capacitor structures for inclusion within semiconductor devices
US5573979A (en) Sloped storage node for a 3-D dram cell structure
US5677221A (en) Method of manufacture DRAM capacitor with reduced layout area
US5284787A (en) Method of making a semiconductor memory device having improved electrical characteristics
US6218296B1 (en) Semiconductor device with pillar-shaped capacitor storage node and method of fabricating the same
KR100582038B1 (ko) 반도체 장치 및 그 제조 방법, 반도체 집적회로 및 그 제조 방법
KR100389033B1 (ko) 강유전체 메모리소자 및 그 제조방법
JPH11345944A (ja) Ｄｒａｍセルキャパシタ及びその製造方法
KR100276389B1 (ko) 커패시터 및 그 제조방법
US5539612A (en) Intermediate structure for forming a storage capacitor
US5913129A (en) Method of fabricating a capacitor structure for a dynamic random access memory
US6090658A (en) Method of forming a capacitor including a bottom silicon diffusion barrier layer and a top oxygen diffusion barrier layer
KR20000007305A (ko) 커패시터의 제조 방법 및 그 구조
KR20000023170A (ko) 반도체 장치에서 지지 프레임상에 배치된 커패시터 및 그제조 방법
KR20040025535A (ko) 반도체 장치
KR100370169B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR20000007540A (ko) 커패시터 및 그의 제조 방법
KR0183728B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
KR0159019B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100881738B1 (ko) 반도체 소자의 제조 방법
JP2000101046A (ja) 半導体装置内で担体上に配置されたキャパシタ、およびこのキャパシタの製造方法
KR0165409B1 (ko) 반도체 장치의 커패시터 및 그 제조방법
KR100224680B1 (ko) 원통형 커패시터의 제조방법
KR19990005450A (ko) 반도체 메모리 장치 제조 방법
KR100557646B1 (ko) 반도체소자의 저장전극 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080904

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee