KR100363013B1 - 반도체 장치의 금속 패턴 형성 방법 - Google Patents

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Abstract

품질이 향상된 반도체 장치의 금속 패턴 형성 방법이 개시되어 있다. 먼저, 기판이나 절연막의 상부에 Ti막 및 금속막을 형성하도록 한다. 얻어지는 Ti막 및 금속막을 패터닝하여 Ti막 패턴 및 금속막 패턴으로 이루어진 배선층 패턴을 형성하도록 한다. Ti막 패턴의 노출된 부분과 반응하여 주생성물로서 TiN을 형성할 수 있는 질소 함유 화합물의 분위기 하에서 열처리하도록 한다. 금속막의 형성 후에 타공정의 간접적인 영향으로 인하여 안정성이나 부착력이 약화되는 문제를 해결하여 향상된 품질을 갖는 반도체 장치의 금속 패턴을 제조할 수 있게 된다.

Description

반도체 장치의 금속 패턴 형성 방법 {Method For Manufacturing Metal Pattern For Semiconductor Device}
본 발명은 반도체 장치의 금속 패턴 형성 방법에 관한 것으로서, 상세하게는 금속막 패턴의 형성 후에 타공정의 간접적인 영향으로 인하여 안정성이나 부착력이 약화되는 문제를 해결하여 향상된 품질을 갖는 반도체 장치의 금속 패턴 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라 상기 반도체 장치의 집적도 향상을 위하여 제조 기술에 대한 요구도 엄격해지고 있을 뿐만 아니라 상기 제조 기술과 관련하여 반도체 장치를 구성하는 물질들에 대한 요구도 엄격해지고 있다.
특히 반도체 장치의 집적도를 향상시키기 위하여 소자의 선폭이 서브 미크론 이하의 사이즈로 감소함에 따라 채널 길이, 활성 영역간의 거리, 비어홀이나 스터드의 크기, 금속간 접촉폭 등의 값이 감소하게 된다. 이에 따라 트랜지스터에서는 쇼트 채널 효과(SCE: short channel effect) 또는 안정성 측면에서 여러 가지 문제가 발생되고, 금속 패턴에서는 금속 선폭의 감소에 따라 저항이나 막부착력의 측면에서 문제가 발생되고 있다.
특히, 금속막을 도포하고 금속 패턴의 형성을 위한 공정을 수행하는 중이나 후속 되는 타공정의 간접적인 영향으로 인하여 금속막 패턴의 안정성이나 부착력이 열화 되는 경우가 있다.
도 1a 내지 1d에는 종래의 방법에 따른 금속 패턴의 형성 방법을 공정 순서에 따라 간략한 단면도로 나타내었다.
먼저 도 1a를 참조하면, 불순물 도핑 영역(101)이 형성된 반도체 기판(100)의 상부에는 사진식각 공정에 의해 형성된 개구부(112)를 갖는 실리콘 산화물의 절연막(110)이 형성되어 있다.
도 1b를 참조하면, 금속 패턴을 형성하기 위한 공정을 수행하는데, 먼저, Ti을 스퍼터링이나 CVD법으로 약 30∼500Å 두께로 증착하여 Ti막(121)을 형성하도록 한다. Ti막(121)은 후속으로 증착되는 금속 물질과 하부의 실리콘 산화물층간의 부착력을 향상시키기 위해 적용된다. 이의 상부에 후속 공정에서 형성되는 금속막의 금속 물질이 하부의 활성 영역으로 침투하는 것을 방지하기 위한 장벽층으로서 TiN막(122)을 약 50∼2000Å 두께로 형성한다. 이후 텅스텐, 알루미늄 등과 같은 금속을 약 300∼8000Å 두께로 도포하여 금속막(123)을 형성하고, 이의 상부에 SiN을 도포하여 SiN막(124)을 형성하도록 한다.
SiN막(124)은 사일렌(SiH4) 가스와 질소(N2) 가스의 혼합 가스 또는사일렌(SiH4) 가스와 산화질소(N2O) 가스의 혼합 가스의 존재 하에서 약 400∼600℃의 온도로 가열하면 저압 화학 기상 침적(LPCVD; low pressure chemical vapor deposition) 방식으로 SiN이 침적되어 형성된다. 저압 화학 기상 침적 방식은 200 내지 700 torr 정도의 반응 용기 내에서 단순한 열에너지에 의한 화학 반응을 이용하여 박막을 침적하는 방식으로서, 막의 균일도와 스텝 커버리지가 우수하며 다수의 웨이퍼 상에 한꺼번에 침적 공정을 수행할 수 있기 때문에 여러 가지 면에서 장점이 많은 침적 방식이다.
이후, 포토레지스트를 도포하고 사진식각 공정에 의해 포토레지스트 패턴(130)을 형성하도록 한다.
도 1c를 참조하면, 포토레지스트 패턴(130)을 식각 마스크로 하여 상부막부터 차례로 이방성 식각을 수행하여 원하는 막의 패턴으로 얻도록 한다. 얻어지는 패턴을 보면 상부에서부터 포토레지스트 패턴(130)이 있고, SiN 패턴(124a), 금속막 패턴(123a), TiN 패턴(122a) 및 Ti 패턴(121a) 이 차례로 형성되어 있다. 금속막 패턴(133a)의 상부에 SiN 패턴(124a)은 이후 수행되는 사진식각 공정에서 반사방지막으로서의 역할도 하고, 금속 패턴의 측벽에 형성되는 SiN 스페이서의 쇼울더를 보강하는 역할도 한다. 이러한 패턴을 형성하면 도면에 나타난 바와 같이 각 패턴의 측벽 즉, Ti 패턴의 측벽(121b), TiN 패턴의 측벽(122b), 금속막 패턴의 측벽(123b), SiN 패턴의 측벽(124b)이 노출된다는 것을 알 수 있다.
도 1d를 참조하면, 포토레지스트 패턴(130)을 제거하고 얻어지는 패턴의 상부에 SiN을 도포한 후 에치백 공정으로 식각하여 금속 패턴의 측벽에 이후 금속의 산화를 방지해 주고 SAC(self aligned contact hole) 형성 공정을 위한 SiN 스페이서(125)를 형성하여 금속 패턴(120)을 얻도록 한다. 상기 SAC 공정에 대하여 간략하게 설명하면 다음과 같다.
최근의 반도체 장치는 0.15㎛ 이하의 디자인 룰을 가짐에 따라 콘택홀의 선폭(CD : critical dimension)은 축소되고, 상기 콘택홀이 형성되는 층간절연층(ILD; interlayer dielectric)은 더욱 두껍게 형성된다. 결국 콘택홀의 형성시 공정 마진의 확보가 더욱 어려워짐에 따라 최근에는 공정 마진의 확보를 위하여 측벽에 스페이서를 형성하고 있다. 여기서 스페이서를 공정 마진으로 확보하기 때문에 이를 쇼울더 마진(shoulder margin)이라고도 한다.
SiN 스페이서(125)는 SiN막(124)의 형성시와 마찬가지로 LPCVD 방법에 의해 형성되는데, 이 때도 약 400∼600℃의 온도가 가해지게 된다.
상술한 바와 같은 금속 패턴의 형성 공정의 수행중에 금속막에 영향을 주는 요인으로서 다음을 예로 들 수 있다.
금속 패턴의 형성후 후속 되는 스페이서 형성 공정 등에 의하여 금속막이 영향을 받는 예로서 열적 부담(thermal budget)에 의한 불량 발생을 들 수 있다. 열적 부담에 의하여 절연막과 같이 금속 패턴의 주변에 있는 막으로부터 가스가 발생될 수 있는데, 발생된 가스 중에서 특히 산소, 수증기 등은 산화제이기 때문에 주변의 노출된 금속 패턴, 특히 반응성이 좋은 Ti 패턴의 노출된 부분을 산화시킬 수 있다. 이 경우 금속 패턴의 부착력이나 안정성이 감소하게 된다. 구체적으로, 산화된 Ti 패턴의 상부에는 스트레스가 강한 금속막 패턴이 형성되어 있기 때문에 Ti 패턴 가장자리의 스트레스 집중점에 스트레스의 임계치 이상이 가해지면 막의 탈락이 야기될 수도 있다.
도 2는 반도체 소자에 적용되는 절연막을 후속 되는 막의 형성 공정에서 적용되는 조건으로 열처리하였을 때 발생되는 가스를 측정하여 얻어지는 그래프로서, a는 H2O 가스에 대한 것이고, b는 O2가스에 대한 것이다. 절연막으로는 실리콘 산화물을 적용하였고 후속 되는 막으로서 스페이서로서 형성되는 SiN막을 적용하였다. 도면으로부터 상당한 양의 산화제 가스가 발생되는 것을 확인할 수 있다. 이러한 산화제 가스의 발생량은 웨이퍼 한 장에 대하여는 크게 문제되지 않는 정도이나, 동시에 진행되는 웨이퍼의 장수가 약 10 장 정도로 많아지면 이에 비례하여 가스의 발생량도 많아져서 금속 패턴의 리프팅이 유발된다.
상기한 문제점을 해결하기 위하여 여러 가지 방법이 제시되었다.
미국 특허 제 5,310,456호 및 5,314,576호(both issued to Kadomura)에서는 보호막으로 금속의 측벽을 보호하는 공정을 개시하고 있다. 그러나 이 방법은 비용이 많이 들고 현실적으로 적용하기가 어려워 비효율적이라는 문제가 있다. 또한 미국 특허 제 5,705,428호(issued to Liu et al.)에서는 금속막의 식각 공정의 수행시 적절한 식각 조건에 추가로 N2가스를 주입하는 것에 의해 금속 패턴의 측벽에 질화막을 형성하는 방법을 개시하고 있다. 그런데, 이 방법에 의하면 적절한 식각 조건에 N2가스가 추가로 주입되기 때문에 원하지 않는 폴리머가 형성되어 잔류물로남게 되고, 에칭 효율이 떨어지며 식각 선택비가 감소되는 문제가 있다. 또한 설비의 종류에 따라서는 식각시 높은 진공도가 요구되는 경우도 있는데 N2가스의 첨가로 인해 식각이 제대로 이루어지지 못하는 경우도 있다.
다르게는, 산소를 이용한 애싱 공정의 수행시 H2O를 첨가하여 금속막의 가장자리에 금속 산화물을 형성하는 방법도 있으나 이 방법에 의하면 산화물이 고르게 형성되지 않고 금속의 종류, 금속의 그레인 사이즈, 금속이 접하고 있는 계면의 질에 따라서 부분적으로 형성될 위험이 있기 때문에, 이를 콘트롤하는 것이 어렵고 오히려 금속의 부착력을 약화시키는 경우도 있기 때문에 문제가 있다.
이에, 본 발명에서는 상기한 바와 같은 종래 기술의 문제점을 해결하여 금속 패턴의 형성을 위해 수행되는 공정 중에 발생되는 상기한 문제점을 해결하여 품질이 향상된 반도체 장치의 금속 패턴을 제조할 수 있는 용이한 방법을 제공하는 것이다.
도 1a 내지 1d는 종래의 방법에 따른 금속 패턴의 형성 방법을 공정 순서에 따라 간략하게 나타낸 단면도들이다.
도 2는 반도체 소자에 적용되는 절연막을 후속 공정에서 적용되는 조건으로 열처리하였을 때 발생되는 가스의 양을 측정하여 얻어지는 그래프로서, a는 H2O 가스에 대한 것이고, b는 O2가스에 대한 것이다.
도 3a 내지 3e는 본 발명의 제1 실시예에 따른 금속 패턴의 형성 방법을 공정 순서에 따라 간략하게 나타낸 단면도들이다.
도 4는 본 발명의 제2 실시예에 따라 얻어지는 금속 패턴을 나타내는 단면도이다.
도 5a 내지 5c는 본 발명의 제3 실시예에 따른 금속 패턴의 형성 방법을 공정 순서에 따라 간략하게 나타낸 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200: 반도체 기판 110, 210: 절연막
120, 220: 금속 패턴 121, 221: Ti막
122, 222: TiN막 123, 223: 금속막
130, 230: 포토레지스트 패턴
상기한 본 발명의 목적을 달성하기 위하여 본 발명에서는
기판이나 절연막 상에 Ti막 및 금속막을 순차적으로 형성하는 단계;
상기 Ti막 및 금속막을 패터닝하여 Ti막 패턴 및 금속막 패턴으로 이루어진 배선층 패턴을 형성하는 단계; 및
상기 Ti막 패턴의 노출된 부분과 반응하여 주생성물로서 TiN을 형성할 수 있는 질소 함유 화합물의 분위기 하에서 열처리하는 단계를 포함하는 반도체 장치의 금속 패턴 형성 방법을 제공한다.
상기한 본 발명의 목적은 또한
기판이나 절연막 상에 Ti막 및 금속막을 형성하는 단계;
상기 Ti막 및 금속막을 패터닝하여 Ti막 패턴 및 금속막 패턴으로 이루어진 배선층 패턴을 형성하는 단계;
상기 배선층 패턴상에 금속 질화물을 도포하여 금속 질화물층을 형성하는 단계; 및
상기 금속 질화물층을 식각하여 상기 Ti막 패턴 및 금속막 패턴의 측벽에 금속 질화물 패턴을 형성하는 단계를 포함하는 반도체 장치의 금속 패턴 형성 방법에 의해서도 달성된다.
본 발명에서는 반응성이 높아서 타공정의 수행 중에 여러 가지 문제점을 발생시킬 수 있는 Ti막의 노출된 부분을 질소 함유 화합물로 처리하여 미리 질화막으로 형성함으로써 이를 보호하여 노출된 Ti막에 수반되는 제반 문제점을 사전에 방지할 수 있도록 한 것이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조로 하여 구체적으로 설명하기로 한다.
도 3a 내지 3e에는 본 발명의 바람직한 일실시예에 따른 금속 패턴의 형성 방법을 단면도로 공정 순서에 따라 간략하게 나타내었다.
도 3a를 참조하면, 불순물 도핑 영역(201)이 형성된 반도체 기판(200)의 상부에는 사진식각 공정에 의해 형성된 개구부(212)를 갖는 실리콘 산화물의 절연막(210)이 형성되어 있다.
도 3b를 참조하면, 금속 패턴을 형성하기 위한 공정을 수행하는데, 먼저, Ti을 스퍼터링이나 CVD법으로 약 30∼500Å 두께로 증착하여 후속으로 증착되는 금속 물질과 하부의 실리콘 산화물층간의 부착력을 향상시키기 위한 Ti막(221)을 형성하도록 한다. 이의 상부에 후속 공정에서 형성되는 금속막의 금속 물질이 하부의 활성 영역으로 침투하는 것을 방지하기 위한 장벽층으로서 TiN막(222)을 약 50∼2000Å 두께로 형성한다. 통상적으로 실리콘막과 금속막의 사이에는 Ti/TiN막이 장벽층으로서 적용되고 금속막과 금속막 사이에는 Ti막 또는 TiN막이 적용된다. 이후 텅스텐, 알루미늄 등과 같은 금속을 CVD 또는 스퍼터링법에 의해 약 300∼8000Å 두께로 도포하여 금속막(223)을 형성하도록 한다.
금속막의 형성을 위한 금속 물질로서는 텅스텐, 알루미늄, 알루미늄-구리 합금, 알루미늄-구리-텅스텐 합금, 알루미늄-스칸듐 합금, 구리, 코발트, 금, 은, 몰리브덴 등이 예외 없이 적용될 수 있다. 이들 중에서 텅스텐은 저항률이 낮고 고융점 금속이기 때문에 화학기상증착 특성이 좋아서 스텝 커버리지가 우수하기 때문에 특히 바람직하게 적용된다. 텅스텐 소스로서는 융점이 높아서 상온에서 고체인 WCl6(tungsten hexachloride) 보다는 상온에서 비등점을 갖는 WF6(tungsten hexafluoride)가 많이 사용된다.
알루미늄은 녹는점이 600℃로서 낮고 실리콘과 섞였을 때의 공정 온도가 577℃로 낮기 때문에 이후 고온 공정의 수행시 취약하고 보이드(void)가 발생되기 쉽다는 문제가 있으나 텅스텐에 비하여 상대적으로 가격이 저렴하고 낮은 저항률을 가지며 공정 제어가 용이하고 리플로우 특성이 좋기 때문에 많이 사용되고 있는 물질이다. 구리는 산화규소와 규소에 대한 확산 계수가 커서 잘 사용되지 못하고 있다. 구리가 예컨대, 산화규소 절연층에 확산되면 절연막이 도전성을 갖게 되어 절연 특성이 나빠지게 된다. 그렇지만 구리는 가격이 저렴하고 저항도 적기 때문에 장벽층을 이용하여 이를 적용하려는 노력이 계속되고 있다.
본 발명에서는 Ti/금속을 포함하는 여러 가지 시스템이 적용될 수 있으며 Ti/TiN/W, Ti/W, Ti/TiN/Al, Ti/Al 시스템의 금속막이 더욱 바람직하게 적용된다.
형성된 금속막(223)의 상부에 SiN을 도포하여 SiN막(224)을 형성하도록 한다. SiN막(224)은 사일렌(SiH4) 가스와 질소(N2) 가스의 혼합 가스 또는 사일렌(SiH4) 가스와 산화질소(N2O) 가스의 혼합 가스의 존재 하에서 약 400∼600℃의 온도로 가열하면 LPCVD 방식으로 SiN이 침적되어 형성된다.
이후, 포토레지스트를 도포하고 사진식각 공정에 의해 포토레지스트 패턴(230)을 형성하도록 한다.
도 3c를 참조하면, 포토레지스트 패턴(230)을 식각 마스크로 하여 RIE(reactive ion etching) 방법에 의해 상부막부터 차례로 이방성 식각을 수행한 후 포토레지스트 패턴(230)을 제거하여 원하는 막의 패턴으로 얻도록 한다. 얻어지는 패턴을 보면 상부에서부터 SiN 패턴(224a), 금속막 패턴(223a), TiN 패턴(222a)및 Ti 패턴(221a) 이 차례로 형성되어 있다. 금속막 패턴(233a)의 상부에 형성된 SiN 패턴(224a)은 이후 수행되는 사진식각 공정에서 반사방지막으로서의 역할도 하고, 금속 패턴의 측벽에 형성되는 SiN 스페이서의 쇼울더를 보강하는 역할도 한다. 이러한 패턴을 형성하면 도면에 나타난 바와 같이 각 패턴의 측벽 즉, Ti 패턴의 측벽(221b), TiN 패턴의 측벽(222b), 금속막 패턴의 측벽(223b), SiN 패턴의 측벽(224b)이 노출된다는 것을 알 수 있다. 얻어지는 식각 패턴을 살펴보면, 반응성이 좋고 약스트레스성 금속인 Ti막이 최하부에 위치되고 이보다 강스트레스성의 금속막이 TiN막을 매개로 하여 Ti막의 상부에 위치함을 알 수 있다.
도 3d를 참조하면, 질소 함유 화합물의 분위기 하에서 열처리하여 식각된 Ti막의 노출된 부분을 질화하여 TiN막을 형성하도록 한다. 상기 질소 함유 화합물로서는 질소 가스, 암모니아 가스, 질소 이온을 포함하는 화합물 또는 질소 원자를 포함하는 화합물 등과 같이, 식각에 의해 노출된 Ti 금속의 표면에 질화물, 즉, TiN을 형성시켜 줄 수 있는 모든 질소화합물이 예외 없이 적용될 수 있다. 바람직하게는 상기 질소 함유 화합물로서 질소 가스를 사용하도록 한다. 상기 열처리는 RTA(rapid thermal annealing) 공정 또는 퍼니스 어닐링 공정으로 수행될 수 있다.
이러한 열처리 공정은 사용되는 설비에 따라 공정 조건이 달라질 수 있다. 예컨대, 빠른 시간내에 원하는 온도에 도달할 수 있는 RTA 설비 같은 경우에는 짧은 시간내에 열처리가 끝나지만, 원하는 온도에 도달하는 시간이 긴 퍼니스 내에서는 장시간이 소요될 것이다. 따라서 이러한 열처리 공정을 통하여 Ti막의 측벽에는 약 10 내지 500Å 두께, 바람직하게는 약 10 내지 50Å 두께의 TiN막(221c)이 형성될 정도의 조건으로 열처리를 수행하도록 한다.
본 발명자 등에 의한 반복적인 실험 결과, RTA 설비내에서 RTA 공정으로 수행할 때는, 약 1x10-10내지 760 torr의 압력 범위, 약 500 내지 750℃의 온도하에서 약 3 내지 40초 동안 수행하도록 한다. 바람직하게는 상압하의 약 650℃의 온도에서 약 20초 동안 열처리를 수행하도록 한다.
상기한 열처리에 의하면 Ti막의 노출된 부분이 주생성물로서 TiN 이 형성된다. 그런데 열처리 분위기 하에서 산소의 존재를 피하기 어렵고, 질소와 산소를 동시에 포함하는 화합물의 분위기하에서 열처리가 수행될 수도 있으므로 부생성물로서 TiON도 형성될 수 있다. 이와 같이 TiON이 형성되더라도, 본 발명의 효과를 얻는데는 큰 지장이 없기 때문에 이의 형성을 피하기 위한 별도의 추가 공정을 필요로 하지는 않는다. 다만, 산소의 제공원이 지나치게 많아지면 바람직하지 못한 TiO2등의 화합물이 형성될 수 있으므로 이 점을 고려하여 공정 조건을 조절할 필요는 있다.
퍼니스 어닐링 설비내에서 열처리를 수행할 경우에는 약 1x10-10내지 760 torr의 압력 범위, 약 500 내지 750℃의 온도하에서 약 40 내지 60분 동안 수행하는 것이 바람직하다.
도 3e를 참조하면, 얻어지는 패턴의 상부에 약 400∼600℃의 온도에서 LPCVD법으로 SiN을 도포한 후 에치백 공정을 수행하여 금속 패턴의 측벽에 이후 금속의 산화를 방지해 주고 SAC 형성 공정을 위한 SiN 스페이서(225)를 형성하여 측벽에스페이서가 형성된 금속 패턴(220)을 얻도록 한다. 이러한 SiN 스페이서(225) 형성을 위한 SiN막 형성 공정은 상기 열처리 공정에 이어 in situ로 수행될 수도 있다. 이 경우, TiN막의 노출된 부분을 질화시키기 위하여 수행되는 공정과 후속 SiN 스페이서 형성을 위한 SiN막 형성 공정이 연계되어 수행되므로, 질화막 형성을 위한 공정이 추가되는 부담이 줄어들게 된다는 잇점이 있다. 본 실시예에 의하면 금속 패턴의 식각에 후속 되는 열공정인 SiN 스페이서 형성 공정이 노출된 Ti막에 대한 보호 공정(passivation)의 수행후에 이루어지므로 후속 되는 열공정으로 인한 Ti막의 산화와 이로부터 야기되는 제반 문제점이 해결될 수 있다.
도 4에는 본 발명의 제 2 실시예에 따라 얻어지는 금속 패턴을 단면도로서 나타내었다.
도 3d 에서, Ti막의 측벽에 TiN막을 형성하기 위한 열처리 공정을 수행하는 중에는 식각에 의해 노출된 금속막의 측벽(223b)도 어느 정도 질화물(223c)을 형성할 수 있는데, 형성되는 두께는 금속의 종류에 따라 반응성에 차이가 있기 때문에 다르게 나타난다. 이러한 금속의 질화물은 이후 공정의 수행에 전혀 부정적인 영향을 주지 않고 오히려 금속막을 보호해 주는 역할을 하기 때문에 바람직한 것으로 인식된다.
본 발명의 제 3 실시예로서, 도 3c 에서와 같이 포토레지스트 패턴을 이용하여 하부의 금속막을 식각한 후 얻어지는 패턴의 상부에 저온에서 금속 질화물을 약 10 내지 500Å 두께, 바람직하게는 약 10 내지 50Å 두께로 얇게 도포하고 이를 에치백 공정을 이용하여 기판이 노출될 때까지 식각 함으로써 금속 패턴의 측벽에 금속 질화물층을 형성하는 것에 의해 노출된 Ti막으로 인하여 야기되는 불량을 방지할 수도 있다.
이하, 본 발명의 제 3 실시예를 도 5a 내지 5c를 참조하여 상세히 설명하기로 한다.
도 5a를 참조하면, 도 3c에서와 같이 상부에서부터 SiN 패턴(224a), 금속막 패턴(223a), TiN 패턴(222a) 및 Ti 패턴(221a) 이 차례로 형성되어 있다. 이러한 패턴을 형성하면 도면에 나타난 바와 같이 각 패턴의 측벽 즉, Ti 패턴의 측벽(221b), TiN 패턴의 측벽(222b), 금속막 패턴의 측벽(223b), SiN 패턴의 측벽(224b)이 노출된다.
도 5b를 참조하면, 얻어지는 식각 패턴의 상부에 TiN을 스퍼터링이나 CVD법에 의해 10 내지 500Å 두께, 바람직하게는 약 50Å 두께로 도포하여 얇은 TiN 막(226)을 형성하도록 한다.
도 5c를 참조하면, 이후 기판이 노출될 때까지 에치백 공정을 수행하여 식각 패턴의 측벽에 스페이서 형태의 TiN 패턴(226a)을 형성하도록 한다.
얻어지는 패턴의 상부에 SiN을 도포한 후 에치백 공정을 이용하여 식각함으로써 금속 패턴의 측벽에 이후 금속의 산화를 방지해 주고 SAC 공정을 위한 SiN 스페이서를 형성하여 측벽에 스페이서가 형성된 금속 패턴을 얻도록 한다.
본 실시예에 의하면 추가로 금속의 질화막을 증착하고 식각해야 하는 번거로움은 있으나, 이러한 처리를 통하여 금속 패턴의 부착력과 안정성을 향상시킬 수 있기 때문에 얻어지는 효과에 비하여 그다지 번거로운 작업도 아닌 것으로 생각된다. 바람직하게 적용될 수 있는 금속의 질화물로서는 TiN, WN 등을 예시할 수 있다. 더욱 바람직하게는 상기 금속의 질화물을 증착은 질소 함유 화합물의 분위기 하에서 수행하도록 한다.
이상과 같이 상술한 본 발명의 바람직한 실시예들에서는 비트 라인의 형성 방법을 예로 하여 설명하였으나, 예시한 기판과 절연막의 상부에 형성되는 금속 패턴 뿐만 아니라 층간 절연막의 상부에 층간 연결(interconnection)을 위해 적용되는 금속 패턴 등에도 적용될 수 있음이 물론이다. 또한, 구체적인 소자로는 DRAM, SRAM, CMOS, Bi-MOS, MOSFET 등 장벽층을 포함하는 금속 패턴을 포함하는 소자에 모두 적용될 수 있을 것이다.
또한 본 발명에서는 반응성이 우수한 Ti막이 노출되는 부분에 대하여 일종의 보호막으로서 질화막을 형성하는 경우를 예시하였는데, Ti막 뿐만 아니라 본 발명자들이 제시하는 문제점을 해결할 수 있는 수단으로서 본 발명의 사상이 적용될 수 있는 모든 금속막에 적용될 수 있음을 이해하여야 할 것이다.
이상과 같은 본 발명의 방법에 의하면 금속 패턴의 형성후에 후속 되는 열공정과 같은 타공정의 간접적인 영향으로 인하여 발생되던 안정성이나 부착력이 약화되는 문제를 해결할 수 있기 때문에 이로 인한 불량 발생이 제거된 우수한 반도체장치의 금속 패턴을 형성할 수 있다.
또한, 본 발명의 방법에 의하면 금속 패턴의 측벽에 질화막을 형성하는 공정이 별도의 스텝으로 진행되기 때문에 타공정에 전혀 영향을 주지 않으면서 반응성이 높은 Ti막을 용이하게 보호할 수 있기 때문에 이에 수반되는 부작용이나 역효과 없이 원하는 효과를 얻을 수 있게 된다.
이에 더하여, 금속 패턴의 식각 공정이 수행된 다음, 후속 열공정이 진행되기 전에 질소 원자를 포함하는 분위기 하에서 열처리를 하게 되므로 반응성이 높은 Ti막을 질화시켜 이를 보호해줌과 동시에, 고온에서의 열처리로 인하여 주변의 절연막 등으로부터의 가스 발생을 미리 유도함으로써 후속 열공정에서의 가스의 발생량을 줄이는 효과도 얻을 수 있다. 이에 따라 열공정이 동시에 진행되는 웨이퍼의 장수가 10장 이상으로 증가하여도 금속 패턴의 리프팅이 거의 발생되지 않는 효과를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 기판이나 절연막 상에 Ti막, TiN막 및 금속막을 순차적으로 형성하는 단계;
    상기 Ti막, TiN막 및 금속막을 패터닝 및 식각하여 측면이 노출된 Ti막 패턴, TiN막 패턴 및 금속막 패턴을 포함하는 배선층 패턴을 형성하는 단계; 및
    상기 Ti막 패턴의 노출된 부분과 반응하여 주생성물로서 TiN을 형성할 수 있는 질소 함유 화합물의 분위기 하에서 열처리하는 단계를 포함하는 반도체 장치의 금속 패턴 형성 방법.
  2. 제1항에 있어서, 상기 Ti막 및 금속막을 형성하는 단계 이후에 포토레지스트 패턴을 형성하는 단계가 더 포함되고
    상기 배선층 패턴을 형성하는 단계 이후에 상기 포토레지스트 패턴을 제거하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  3. 제1항에 있어서, 상기 Ti막의 두께가 30 내지 500Å인 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 TiN막의 두께가 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  6. 제1항에 있어서, 상기 금속막의 상부에 SiN막을 형성하는 단계가 더 포함되 고, 상기 SiN막은 상기 식각 공정의 수행시 식각 되는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  7. 제1항에 있어서, 상기 금속막이 텅스텐, 알루미늄, 구리 및 코발트로 이루어진 군에서 선택된 적어도 하나의 금속, 이의 합금 또는 이를 포함하는 화합물로 형성된 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  8. 제1항에 있어서, 상기 질소 함유 화합물이 질소 가스, 암모니아 가스, 질소 이온을 포함하는 화합물 또는 질소 원자를 포함하는 화합물인 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  9. 제1항에 있어서, 상기 열처리가 상기 식각된 Ti막의 노출된 부분과 반응하여 10 내지 500Å 두께의 TiN막을 형성할 수 있는 시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  10. 제9항에 있어서, 상기 열처리가 RTA (rapid thermal annealing) 설비내에서 수행되며, 1x10-10내지 760 torr의 압력 범위에서 500 내지 750℃의 온도하에서 3 내지 40초 범위에서 수행되는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  11. 제9항에 있어서, 상기 열처리가 퍼니스 어닐링 설비내에서 수행되며, 1x10-10내지 760 torr의 압력 범위에서 500 내지 750℃의 온도하에서 약 40 내지 60분 동안 수행되는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  12. 제1항에 있어서, 상기 열처리후 in situ로 스페이서 형성을 위한 절연물질의 증착 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  13. 제1항에 있어서, 상기 열처리에 의해서 상기 Ti막 패턴의 노출된 부분에 부생성물로서 TiON이 형성되는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  14. 삭제
  15. 삭제
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