KR100232160B1 - 반도체 장치의 커패시터 구조 및 그 제조방법 - Google Patents

반도체 장치의 커패시터 구조 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치에 관한 것으로, 특히 대용량의 커패시턴스를 갖는 반도체 장치의 커패시터 구조 및 그 제조방법에 관한 것이다.
본 발명에 따른 커패시터는 반도체기판; 상기 반도체 기판상에 형성되고 외측벽에 질화처리막이 형성된 제1금속층과 제2금속층; 상기 제1 및 제2금속층들 전면에 형성된 울퉁불퉁한 표면을 갖는 텅스텐막; 상기 텅스텐막상에 형성된 유전체막; 상기 유전체막 상부에 형성된 상부전극을 포함하여 구성된다.
또한 본 발명에 따른 커패시터의 제조방법은 반도체기판을 준비하는 단계; 상기 반도체 기판상에 제1금속층과 제2금속층을 차례로 형성하는 단계; 상기 제1금속층의 외측면에 질화처리막을 형성하는 단계; 상기 제1 및 제2금속층 전면에 울퉁불퉁한 표면을 갖는 텅스텐막을 형성하는 단계; 상기 텅스텐막 표면에 유전체막을 형성하는 단계; 상기 유전체막상에 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 장치의 커패시터 구조 및 그 제조방법
제1도는 종래 커패시터의 구조단면도.
제2(a)도∼제2(e)도는 종래 커패시터의 제조공정 단면도.
제3도는 본 발명에 따른 커패시터의 구조단면도.
제4(a)∼제4(h)도는 본 발명에 따른 커패시터의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 불순물 확산영역
13 : 절연막 14 : 콘택홀
15 : 반도체층 16 : 제1금속층
17 : 제2금속층 18 : 질화처리막
19 : 텅스텐막 20 : 유전체막
21 : 제3금속층(상부전극)
본 발명은 반도체 장치에 관한 것으로, 특히 고집적소자 제조에 적합한 정전용량을 갖는 반도체 장치의 커패시터 구조 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치가 고집적화됨에 따라 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리소자에서는 특히, 커패시터 면적이 집적도에 직접적으로 크게 관계가 있다.
먼저, 그 이유를 구체적으로 설명하면 다음과 같다.
메모리셀 각각은 기판상의 제한된 영역에 액티브 소자인 트랜지스터와 커패시터를 형성하여 제조하게 된다.
따라서 이미 결정된 디자인 룰(design rule)에 따라 트랜지스터가 차지하는 면적이 정해진 상태에서 커패시터를 형성해야 한다.
그러므로 고집적소자의 제작시에는 그 만큼 커패시터가 차지하는 면적은 줄어들기 때문에 대용량의 커패시터 제작은 그만큼 어렵게 된다.
그 이후로 고집적소자에 적합한 대용량의 커패시턴스를 갖는 커패시터를 얻기 위해 스택(stacked), 트랜치(trench), 원통형(cylindrical) 및 핀(fin) 등의 구조와 같은 3차원적 구조의 커패시터가 제안되었다.
그러나 이와 같은 3차원구조를 이용하게 되면 커패시턴스 면적은 어느 정도 확보가 된다고 볼 수 있으나 커패시터 유전체막의 신뢰성이 떨어지는 문제가 발생하기 쉽다.
이를 좀더 구체적으로 설명하면 다음과 같다.
상기 종래의 3차원적 구조의 커패시터 제조시에는 커패시터 유전체막으로 ONO(Oxide-Nitride-Oxide)막을 주로 사용하였다.
그러나, ONO막을 상기와 같이 유전체막으로 사용할 경우, ONO의 유전상수(dielectric constant)값은 한계가 있기 때문에 3차원적 구조로 커패시터를 제조하더라도 집적도가 더욱 높아지게 되면 커패시터 구조는 더욱 복잡해지게 된다.
따라서 상기 ONO막을 커패시터의 유전체막으로 사용하는 것은 적합하지 못하다.
한편 커패시터 유전체막의 두께를 감소시키게 되면, 커패시턴스를 증가시킬 수 있으므로 커패시터 유전체막의 박막화는 메모리소자의 미세화에 있어서 매우 중요한 요소가 된다.
예를 들어 256M DRAM급에서는 산화막(SiO2)을 기준으로 할때 유전체막의 실효두께가 약 3nm이하로 감소되어야 한다.
그러나 현재 사용되고 있는 ONO막의 유효두께는 질화 열처리(nitri-dation anneal) 공정을 실시한다고 해도 약 4nm정도가 한계인 것으로 보고되고 있다(참고문헌 『P.J.Wright and K.C. Saraswat, "Thickness limitation of SiO2gate dielectrics for MOS ULSI", IEEE Trans. on Electron Devices, vol.37, no.8, 1990』).
따라서 이와 같은 유효막두께의 한계를 가지고 있는 ONO 형태를 적용하여 대용량의 커패시턴스를 갖는 커패시터를 형성하는 경우, 커패시터 스토리지 노드의 구조가 더욱 복잡하게 된다.
이러한 복잡성(complexity)은 곧 원통형구조나 핀구조와 같은 적층형 커패시터에서는 고단차(severe topology)문제를 일으켜 고도의 평탄화(p-lanarization)기술을 요구하게 된다.
설사 평탄화가 이루어지더라도 이후의 배선공정에서 깊이 차이가 큰 콘택홀을 매립해야 하는등 후속공정에 계속되는 어려운 문제를 안기게 된다.
또한 트랜치형 구조를 갖는 커패시터의 경우에도, 역시 높은 에스펙트비(aspect ratio)를 동반하게 되므로 트랜치의 형성을 위한 식각공정, 세정(cleaning) 공정 및 트랜치 내부에 형성되는 대전극(opposite electrode) 제조시의 실리콘 매립공정등이 어렵게 되는 문제가 발생한다.
따라서 최근에는 상기와 같은 문제점들을 해결하기 위한 방법으로 두가지 부류의 연구가 진행되고 있다.
첫째, 커패시터 스토리지노드로 사용되는 CVD(CHemical Vaopr Deposition) 실리콘의 표면을 편평한 형상(smooth morphology)이 아닌 울퉁불퉁한 형상(rugged morphology)으로 변화시켜 디자인룰과 구조상으로 제한된 커패시터영역에서 유효 커패시터면적을 증가시키는 방법인, 이른바 HSG-Si(Hemispherical Grained Silicon)을 이용한 스토리지노드 제조방법이 있다.
상기 방법에 설명한 CVD실리콘은 약 600℃이상의 온도에서 증착하면 다결정실리콘으로서 편평한 표면형상을 갖는다.
그러나 상기 CVD실리콘을 약 550℃전후의 온도에서 증착하거나 또는 이보다 저온에서 증착하여 약 580-600℃부근에서 열처리를 하게 되면, 반구형의 실리콘 그레인이 돌출되어 있는 울퉁불퉁한 표면형상을 갖게 된다.
이와 같은 반구형의 실리콘 그레인은, 예를들면, 두개의 스토리지노드가 그 크기와 구조가 동일할 경우 편평한 형상의 실리콘 표면에 비해 유효 커패시터면적을 약 1.8-2.0배 정도로 증가시켜 주므로 큰 커패시턴스를 얻을 수 있다.
그러나 상기와 같은 방법을 통하여 양질의 HSG를 얻는다 하더라도 커패시터 유전체막으로 ONO막을 적용하는 경우, 약 0.8㎛의 고단차에서도 약 9.1fF/㎛2정도의 커패시턴스를 확보하는 정도에 그치게 된다.
따라서 실린더형과 같은 커패시터의 경우 적절한 커패시턴스를 얻기 위해서는 약 1㎛ 이상의 고단차를 필요로 하게 되므로 여전히 커패시터구조를 복잡하게 형성해야 하는 문제점이 있다.
두번째, 큰 유전상수(εr)값을 갖는 고유전체로서, 예컨대 Ta2O5(tantalum pentaoxide) (εr E24), PZT(εr E2000), BST(εr E300)등으로 커패시터 유전체막을 형성하는 방법이 있다.
그러나 이와 같은 고유전체들은 박막화하게 되면 유전상수값이 급격히 감소하고, 누설전류(leakage current) 또한 증가하게 된다.
이를 좀더 구체적으로 설명하면 다음과 같다.
일반적으로 Ta2O5는 Ta의 소오스(source)로서 Ta(OC2H5)5(penta-ethoxytantalum)을 사용하고, 산화막의 생성을 위해 산소(O2)기체를 동시에 투입하여 저압화학기상증착(Low Pressure Chemical Vapor Deposition;LPCVD)이나 플라즈마 화학기상증착(Plasma Enhamced CVD) 또는 ECR(Electron Cyclotron Resonance)화학증착법으로 박막을 형성한다.
이때 Ta2O5는 유전상수값이 약 22∼28로서 SiO2에 비해 6배이상 높다.
또한 박막을 형성한 후에 적절한 열처리를 하게 되면, 누설전류가 4MV/㎝의 전장(electric field)하에서 약 10-9∼10-7A/㎠정도로 작기 때문에 고집적 메모리소자의 커패시터에 적용이 가능하다고 볼 수 있다.
그러나 실리콘을 스토리지노드로 사용할 경우, 실리콘 증착시에 실리콘 표면의 산화를 피할 수 없게 되므로 SiO2막이 형성된다.
또한 상기 실리콘증착후에 열처리를 하게 되면, SiO2막이 더욱 성장하게 된다.
따라서 상기와 같은 SiO2막이 형성되면, 유전체 박막층의 유전상수값이 감소하게 되므로 얻고자 하는 커패시턴스를 얻을 수 없게 된다.
한편 최근에는 Ta2O5박막을 증착하기 전에 스토리지노드를 이루는 실리콘층 표면을 질화처리(nitridation)하여 표면부에 실리콘질화막을 형성한 다음 Ta2O5박막을 증착하는 방법이 제안되었다.
그 결과, 상기 경우는 실리콘층 표면을 질화처리하지 않았을 때보다 유전상수값, 누설전류 및 TDDB(Time Dependent Dielectric Breakdown)특성 측면에서 더 우수한 것으로 보고된 바 있다(참고문헌『Satoshi Kamiyana, Pierre-Yves Lesaicherre, Akihiko Ishitani, Akir Sakai, Akio Tanikawa and Iwao Nishiyama, Extended Abstracts of the 1992 International Conference on Solid Devices and Materials, Tskuba, pp.521-523, 1992』,『P.C.Fanzan, V.K.Mathews, R.L.Maddox, A.Ditali, N.Sandler and D.L.Kwong, Extended Abstracts of the 1992 International Conference on Solid Devices and Materials, Tskuba, pp.697-698, 1992 』).
상기 방법외에도 Ta2O5박막을 커패시터 유전체막으로 적용하는 경우에 있어서 실리콘전극의 표면을 울퉁불퉁한 표면으로 형성하게 되면, 신뢰성을 저하시키지 않고도 커패시턴스를 약 70%가량 증진시킬 수 있도록한 방법이 있다(참고문헌 『H.Watanabe, T,Tatsumi, T.Niino, A.Sakai, S.Adachi, N.Aoto, K.Koyama and T.Kikkawa Extended Abstracts of the 1991 International Conference on Solid Devices and Materials, Yokohama, pp.478-480, 1991』).
이 경우 또한 커패시턴스가 약 12.5fF/㎛2정도이므로 재현성(reproducibility)문제만 없다면 Ta2O5박막의 적용이 가능하다.
그러나 상기 경우에 실리콘층을 커패시터의 하부전극으로 사용하게 되면, 그 표면형상이 어떻든지 간에 산화나 질화에 의해 형성되는 산화막이나 질화막으로 인해 Ta2O5박막의 큰 유전상수값이 줄어들게 되므로 큰 커패시턴스를 얻기 어렵다.
그래서 본 출원인은 선출원한 국내특허 출원번호 제95-2494호에서 상기와 같은 문제점들을 해결할 수 있는 커패시터 구조를 제안하였다.
상기 제 95-2494호에서는 고유전체막의 하부전극으로 실리콘층을 사용하지 않고, 고융점금속(refactory metal), 예를들면 텅스텐(W), 질화 타이타늄(Tin), 몰리브덴(Mo) 등이나, 또는 고융점금속 실리사이드인 WSi2, TaSi2, CoSi2등을 하부전극으로 사용하였다.
따라서 고유전체 고유의 고유전상수값을 얻어낼 수 있으므로 커패시터의 실효면적을 증가시킬 수가 있다.
이를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도에 도시된 바와 같이 커패시터는 표면내에 불순물 확산영역(2)이 형성된 반도체기판(1), 상기 반도체기판(1)상에 형성되고 콘택홀(4)을 갖는 절연막(3), 상기 절연막(3)과 콘택홀(4)상에 형성된 Ti층(5), 상기 Ti층(5)상에 형성되고, 상기 콘택홀(4)을 매립하는 Tin층(6), 상기 Tin층(6)과 Ti층(5)의 외측전면에 형성된 텅스텐막(7), 상기 텅스텐막(7)의 표면에 형성된 유전체막(8). 상기 기판전면에 형성된 상부전극(9)을 포함하여 구성된다.
또한 상기와 같이 구성되는 종래 커패시터의 제조방법을 제2(a)∼제2(e)도를 참조하여 상세히 설명한다.
종래 커패시터의 제조방법은, 제2(a)도에 도시된 바와 같이, 먼저 표면내에 불순물 확장영역(2)이 형성된 반도체기판(1)을 준비한다.
이어서 상기 반도체기판(1)상에 절연막(3)을 형성하고, 이 절연막(3)을 선택적으로 식각하여 상기 불순물 확장영역(2)이 노출되도록 콘택홀(4)을 형성한다.
그 다음, 제2(b)도에 도시된 바와 같이, 상기 절연막(3)과 상기 불순물 확장영역(2) 상부에 Ti층(5)과 Tin층(6)을 연속적으로 형성한다.
이때 상기 Ti층(5)은 상기 불순물 확장영역(2)과의 오믹접촉이 유지되도록 증착한 층이다.
한편, 상기 Tin층(6)은 약 0.5∼1.0㎛ 두께정도로 증착한다.
그 다음 제2(c)도에 도시된 바와 같이, 상기 층(5)(6)등을 사진식각 공정에 의해 하부전극으로 패터닝한다.
이어서 제2(d)도에 도시된 바와 같이, 상기 Ti층과 Tin층(5a)(6a)의 외측표면에 선택증착 텅스텐을 약 50∼150nm 정도의 두께로 증착하여 텅스텐막(7)을 형성한다.
이때 상기 텅스텐은 WF6-H2또는 WF6-SiH4-H2를 사용하여 250∼450℃ 정도의 온도에서 저압화학 기상증착법으로 증착한다.
그러므로써 텅스텐막(7)은 울퉁불퉁한 표면을 갖게 된다.
그 다음 제2(e)도에 도시된 바와 같이, 상기 텅스텐막(7)의 전표면에 커패시터 유전체막(8)으로서, 예컨데 Ta2O5박막을 형성하여 열처리한다.
이어서 기판전면에 상부전극(9)을 형성하여 커패시터를 완성한다.
이때 상부전극으로는 Tin이나 Mo, Co, Ta, W등과 같은 고융점금속 또는 금속실리사이드를 사용한다.
이와 같은 공정에 의해 제조되는 종래 커패시터는 다음과 같은 문제점들이 있다.
먼저, 제2(c)도에 도시된 바와 같이, Ti층(5a)과 Tin층(6a)의 외측표면에텅스텐막(7)을 증착하는 경우에 텅스텐의 핵생성이 TiN물질에서 보다 Ti물질에서 매우 빠르게 일어나기 때문에, 결국 텅스텐막(7)은 Tin층(6a) 보다 Ti층(5a) 표면에 먼저 성장하게 된다.
따라서 텅스텐 증착시에, 텅스텐 핵생성이 상기 TiN층(6a) 부분에서 일어나기 전에 Ti층(5a)의 외측벽에서 먼저 일어나서 Ti층(5a) 및 TiN층(6a)의 측벽을 완전히 감싸게 된다.
따라서 Ti층(5a) 및 TiN층(6a) 전면에 얻고자 하는 울퉁불퉁한 텅스텐막을 균일하게 형성할 수가 없게 된다.
그러므로써 신뢰성있는 커패시터 제조가 어렵고, 재현성이 떨어지는 문제점이 있다.
이에 본 발명은 상기의 종래 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 커패시터의 유효면적을 증가시켜 고집적 소자에 적합한 대용량의 커패시턴스를 갖는 반도체 장치의 커패시터 구조 및 그 제조방법을 제공함에 있다.
또한 본 발명의 다른 목적은 높은 신뢰성 및 재현성을 갖는 반도체 장치의 커패시터 구조 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 커패시터는 표면내에 불순물 확산영역이 형성된 반도체기판, 상기 반도체기판상에 형성되고 콘택홀을 갖는 절연막, 상기 콘택홀내에 형성되고 상기 불순물 확산영역과 전기적으로 접촉되는 반도체층, 상기 절연막상에 형성되고 외측면에 질화처리막이 형성된 제1금속층, 상기 제1금속층상에 형성된 제2금속층, 상기 제1금속층과 제2금속층의 외측전면에 형성된 울퉁불퉁한 표면을 갖는 텅스텐막, 상기 텅스텐막상에 형성된 유전체막, 상기 유전체막상에 형성된 상부전극을 포함하여 구성된다.
또한 본 발명에 따른 커패시터의 제조방법은 표면내에 불순물 확장영역이 형성된 반도체기판을 준비하는 단계, 상기 반도체기판상에 콘택홀을 갖는 절연막을 형성하는 단계, 상기 콘택홀내에 상기 불순물 확장영역과 전기적으로 접촉하는 반도체층을 형성하는 단계, 상기 반도체층 상부를 포함한 절연막상에 제1금속층과 제2금속층을 차례로 형성하여 패터닝하는 단계, 상기 제1금속층의 외측면에 질화처리막을 형성하는 단계, 상기 제1 및 제2금속층들의 외측전면에 울퉁불퉁한 표면을 갖는 텅스텐막을 형성하는 단계, 상기 텅스텐막 표면에 유전체막을 형성하는 단계, 상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하여 이루어진다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 커패시터의 구조단면도이다.
상기 도면에 따르면, 커패시터는 표면내에 불순물 확산영역(12)이 형성된 반도체기판(11), 상기 반도체기판(11)상에 형성되고 콘택홀(14)을 갖는 절연막(13), 상기 불순물 확산영역(12)과 전기적으로 접촉하도록 상기 콘택홀(14)내에 형성된 실리콘 플러그(15a), 상기 실리콘 플러그(15a) 상부를 포함한 절연막(13)상에 형성되고 외측면에 질화처리막(18)이 형성된 제1금속층(16a), 상기 제1금속층(16a)상에 형성된 제2금속층(17a), 상기 제1금속층(16a)과 제2금속층(17a)의 외측면에 형성된 울퉁불퉁한 표면을 갖는 텅스텐막(19), 상기 텅스텐막(19) 표면에 형성된 유전체막(20), 상기 유전체막(20)상에 형성된 제3금속층(21)을 포함하여 구성된다.
여기서, 상기 제1금속층(16a)은 Ti물질로 형성되어 있다.
또한 상기 제1금속층(16a)은 반도체기판(11)의 표면내에 형성된 불순물 확산영역(12)과의 오믹접촉이 유지되도록 하기 위해 형성되어 있다.
그리고, 상기 제1금속층(16a)의 외측면내에 형성된 질화처리막(18)은 텅스텐이 Ti물질상에서 빠르게 성장되는 것을 막기 위해 형성된 것이다.
한편, 상기 제2금속층(17a)은 Tin물질로 형성되어 있다.
상기 제2금속층(17a)과 그 위에 형성되는 텅스텐막(19)은 커패시터의 하부전극을 형성한다.
또한 하부전극으로 사용되는 상기 제2금속층(17a)과 텅스텐막(19)은 고융점금속인 몰리브덴(Mo), 크롬(Cr) 등이나, 또는 고융점 실리사이드인 WSi2, TaSi2, CoSi2등으로 형성하는 것도 바람직하다.
상기와 같이 고융점금속 또는 고융점 실리사이드를 하부전극으로 사용하는 경우에 유전체막의 큰 유전상수값을 유지할 수 있으므로 커패시터의 실효면적을 증대시킬 수 있다.
그리고 상기 유전체막(20)은 Ta2O5물질로 형성되어 있다.
또한 상기 유전체막(20)은 상기 Ta2O5외에도 큰유전 상수값을 갖는 PZT, BST 등으로 형성할 수도 있다.
한편, 상기 제3금속층(21)은 상부전극으로 사용되며, 고융점금속인 TiN, Mo, Ta 등이나 고융점 실리사이드로 형성하는 것이 바람직하다.
상기 구성으로된 커패시터을 첨부된 도면을 참조하여 상세히 설명한다.
제4(a)도∼제4(h)도에 도시된 바와 같이, 표면내에 불순물 확산영역(12)이 형성된 반도체기판(11)상에 절연막(13)을 형성한다.
이어서 상기 절연막(13)을 RIE(Reactive Ion Etching) 등의 방법을 이용하여 선택적으로 식각한 다음 소정부분에 상기 불순물 확산영역(12)이 노출되도록 콘택홀(14)을 형성한다.
다음에 제4(b)도에 도시된 바와 같이, 상기 절연막(13)상에 상기 불순물 확산영역(12) 반도체기판(1)과 전기적으로 접촉하기 위해 상기 콘택홀(14)을 완전매립하도록 불순물이 도핑된 반도체층(15)을 형성한다.
이때 상기 반도체층(15)은 불순물을 LPCVD법으로 증착하여 형성한다.
이어서 제4(c)도에 도시된 바와 같이, 상기 반도체층(15)을 상기 콘택홀(14)내에만 남도록 전면건식각(Blanket Dry Etching of Doped Si)을 실시하여 실리콘 플러그(15a)를 형성한다.
이때 상기 건식각의 종말점(Endpoint)은 상기 반도체층(15)의 Si과 절연막(13)의 SiO2와의 에치선택비(Etch Selectivity)가 매우 높기 때문에 쉽게 조절된다.
다음에 제4(d)도에 도시된 바와 같이, 상기 실리콘 플러그(15a) 상부 및 절연막(13) 상부에 제1금속층(16)과 제2금속층(17)을 차례로 형성한다.
이때 상기 제1금속층(16)은 Ti물질을 통상적인 증착방법 또는 코히런트(coherent) 스퍼터링법에 의해 증착하여 형성한다.
또한 상기 제1금속층(16)의 두께는 제2금속층(17)의 약 0.1∼0.5 정도의 두께로 형성한다.
한편, 상기 제2금속층(17)은 TiN물질을 반응 스퍼터링법, LPCVD법, 유기금속 전구체 화학증착법(Organometellic CVD)중 어느 한 방법에 의해 증착하여 형성한다.
또한 상기 제2금속층(17)의 두께는 원하는 만큼의 정전용량을 고려하여 약 0.2∼1.0㎛ 정도로 형성한다.
이어서 제4(e)도에 도시된 바와 같이, 상기 제1금속층(16)과 제2금속층(17)의 소정부분을 패터닝하여 사진식각 공정에 의해 식각한다.
그 다음에 상기 식각된 제1금속층(16a)과 제2금속층(17a) 전면에 텅스텐막(19)을 형성하기 전에 질화처리 공정을 실시하게 된다.
왜냐하면 상기 텅스텐막(19)은 상기 제2금속층(17a)을 구성하는 TiN에서 보다 제1금속층(16a)을 구성하는 Ti 위에서 먼저 성장하는 특성을 갖고 있다.
결국, 텅스텐 핵생성은 TiN 위에서 일어나기 전에 Ti에서 먼저 일어나기 때문에 제1금속층(16a)과 제2금속층(17a)의 외측벽을 완전히 감싸게 되므로써 본 발명에서 얻고자 하는 울퉁불퉁한 텅스텐막을 형성할 수가 없게 된다.
따라서 본 발명에서는 종래의 제2(d)도에 도시된 바와 같은 Ti층(5a)과 Tin층(6a)의 측면에 직접 텅스텐막을 형성하지 않고 상기 제1금속층(16a)의 측벽을 질화처리하는 단계를 먼저 실시한다.
상기 식각공정후에 상기 제1금속층(16a)의 노출된 외측벽을 질화처리하여 상기 측벽내에 소정깊이 즉, 약 50Å이상 두께를 갖는 질화처리막(18)을 형성한다.
이때 Ti물질로 이루어진 제1금속층(16a) 측벽의 질화처리는 NH3나 N2플라즈마에 의해 약 250∼550℃ 온도하에서 수행하거나, 또는 급속가열 냉각장치(Rapid Thermal Processor : RTP)를 이용하여 Rapid Thermal Nitridation(RTN)을 약 500∼1000℃ 온도하에서 수행한다.
여기서 상기 제1금속층(16a)을 RTN 처리하는 경우에는 TiCl4소스로 부터 증착되어진 TiN 내부의 Cl 불순물의 제거에도 효과적이다.
더우기 상기 경우는 MOCVD(Metalorganic CVD)에 의해 증착된 TiN 내부에 함유된 카본(C)의 제거에도 매우 효과적이다.
이어서 제4(g)도에 도시된 바와 같이, 상기 질화처리된 제1금속층(16a)과 제2금속층(17a)의 전면에 텅스텐을 증착하여 표면이 울퉁불퉁한 텅스텐막(19)을 형성한다.
이때 상기 텅스텐 증착은 제1 및 제2금속층(16a)(17a)을 Seed로 하여 성장시키는 선택증착(Slective Deposition) 방식을 사용한다.
또한 상기 텅스텐 증착은 선택증착 텅스텐의 균일도(Uniformity)나 선택도(Selectivity)의 확보 그리고 제2금속층(17a)에서의 증착시간의 지연을 줄이기 위해 증착전에 통상적인 방법에 의한 습식세정을 수행할 수도 있다.
한편 상기 텅스텐 증착은 WF6-H2또는 WF6-SiH2-H2, WF6-SiF4등을 사용하여 약 200∼450℃ 온도하에서 저압화학 기상증착법(LPCVD) 또는 드물게는 PECVD에 의해 약 50∼150nm 두께로 증착한다.
또한 상기 텅스텐 증착시의 소오스로는 상기의 WF6이외에 WCl6등을 사용할 수도 있다.
이때의 증착온도는 약 400∼600℃ 정도로 한다.
한편, 환원기체는 상기의 H2나 SiH4이외에도 Si2H6, Si3H2F등을 사용할 수 있다.
또한 상기 경우의 증착온도는 SiH4(또는 H2) 환원기체를 이용할 때의 텅스텐막의 표면형상과 동일한 형상을 얻는 것을 감안하여 적절하게 조절할 수 있다.
한편 상기 울퉁불퉁한 텅스텐막(19)은 전극으로 활용할 수 있도록 연속적인 박막이 되도록 한다.
이때 연속적인 박막은 텅스텐 아일랜드의 수와 크기가 성장하여 인접하는 아일랜드끼리의 접촉(impingement)이 이루어져야 얻을 수 있다.
다음에 제4(h)도에 도시된 바와 같이, 상기 텅스텐막(19)의 전표면에 Ta2O5를LPCVD, PECVD, 또는 ECRCVD법중 어느 한 방법에 의해 증착하여 유전체막(20)을 형성한다.
이때 상기 Ta2O5의 증착은 Ta(OC2H5)5(Penta-Ethoxy-Tantalum)을 Ta 소오스로 하고, O2를 O의 소오스로 하여 상기 증착방법들중 한가지 방법을 이용하여 증착한다.
이때의 상기 Ta2O5박막의 증착두께는 약 10∼20㎜ 정도가 되도록 한다.
또한 상기 유전체막(20)은 증착후에 박막의 안정화를 위해 열처리를 수행한다.
한편 상기 유전체막(20)은 Ta2O5외에도 PZT, BST 등을 사용하여 형성할 수도 있다.
이들 경우에, 막의 두께는 SiO2막의 유효두께를 기준으로 하여 3nm 이하가 되도록 형성한다.
이어서 상기 유전체막(20)과 절연막(13) 상부에 상부전극(21)인 제3금속층을 형성한다.
이때 상기 상부전극(21)물질로는 실리콘을 사용하기보다는 TiN이나 Mo, Co, Ta, W 등과 같은 고융점금속 또는 금속실리사이드를 사용하는 것이 바람직하다.
왜냐하면, 예컨데 폴리실리콘을 상부전극으로 사용하는 경우에 이후의 열공정에 의해 실리콘 원자는 Ta2O5박막내부로 확산해 들어가서 아래와 같은 화학반응식을 통해 Ta2O5박막내부에 Ta를 유리시키므로써 커패시터의 유전강도(Dielectric Strength)를 저하시킨다.
2Ta2O5+ 5Si → 4Ta + 5SiO2
한편 상기 유전체막(20)상에 커패시터의 상부전극(21)을 형성하기 전에 TiN막을 상기 유전체막(20) 상부에 얇게 형성해 주므로써 그 다음 공정인 열처리 공정시에 상기 유전체막(20)의 특성이 변화되는 것을 최소화할 수 있다.
상기한 바와 같이, 울퉁불퉁한 형상을 갖는 금속박막을 제1금속층을 포함한 제2금속층 전면에 형성하여 하부전극으로 사용하므로써 상기 금속박막상에 형성되는 유전체막의 적용두께에 여유(Margin)를 확보할 수 있다.
또한 이를 통해 누설전류(Leakage Current)가 적고, 신뢰성이 높은 커패시터를 제조할 수 있다.
특히, 제1금속층과 제2금속층의 외측면에 텅스텐막을 형성하는 경우에, 텅스텐막이 상기 제2금속층에서 보다 상기 제1금속층에서 성장되는 것을 억제시켜 주도록 상기 제1금속층의 노출된 측벽부분을 질화처리해 주므로써 텅스텐막은 상기 제1 및 제2금속층 전면에 고르게 형성되므로 커패시터 면적을 증가시키기 위한 제1 및 제2금속층들의 측벽이용도를 높일수 있다.
더우기 제1금속층 측벽의 질화처리시에 CVD법으로 증착된 제2금속층의 TiN물질에 게재된 Cl이나 C등의 불순물을 제거할 수 있으므로 상기 제2금속층상에 형성되는 유전체막의 인터그리티를 한층 더 높일수 있다.

Claims (18)

  1. 반도체기판; 상기 반도체기판상에 형성되고, 외측면에 질화처리막이 형성된 제1금속층; 상기 제1금속층상에 형성된 제2금속층; 상기 제1 및 제2금속층들 전면에 형성된 울퉁불퉁한 표면을 갖는 텅스텐막; 상기 텅스텐막 표면에 형성된 유전체막; 상기 유전체막상에 형성된 제3금속층을 포함하여 구성된 반도체 장치의 커패시터 구조.
  2. 제1항에 있어서, 상기 제1금속층은 Ti물질로 형성되어 있는 것을 특징으로 하는 반도체 장치의 커패시터 구조.
  3. 제1항에 있어서, 상기 제2금속층은 TiN물질로 형성되어 있는 것을 특징으로 하는 반도체 장치의 커패시터 구조.
  4. 제1항에 있어서, 상기 제2금속층은 고융점 금속으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 커패시터 구조.
  5. 제1항에 있어서, 상기 제2금속층은 고융점 실리사이드로 형성되어 있는 것을 특징으로 하는 반도체 장치의 커패시터 구조.
  6. 제1항에 있어서, 상기 유전체막은 Ta2O5물질로 형성되어 있는 것을 특징으로 하는 반도체 장치의 커패시터 구조.
  7. 제6항에 있어서, 상기 제3금속층은 고융점 금속으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 커패시터 구조.
  8. 제1항에 있어서, 상기 제3금속층은 고융점 실리사이드로 형성되어 있는 것을 특징으로 하는 반도체 장치의 커패시터 구조.
  9. 표면내에 불순물 확산영역이 형성된 반도체기판; 상기 반도체기판상에 형성되고 콘택홀을 갖는 절연막; 상기 불순물 확산영역과 전기적으로 접촉되도록 상기 콘택홀내에 형성된 반도체층; 상기 반도체층을 포함한 절연막 상부에 형성되고 외측면에 질화처리막이 형성된 Ti층; 상기 Ti층상에 형성된 TiN층; 상기 Ti층 및 TiN층들 전면에 형성된 울퉁불퉁한 표면을 갖는 텅스텐막; 상기 텅스텐막상에 형성된 유전체막; 상기 유전체막 상부에 형성된 상부전극을 포함하여 구성된 반도체 장치의 커패시터 구조.
  10. 반도체기판을 준비하는 단계; 상기 반도체기판상에 제1및 제2금속층들을 순차적으로 형성하는 단계; 상기 제1금속층의 외측면에 질화처리막을 형성하는 단계; 상기 제1금속층 및 제2금속층 전면에 울퉁불퉁한 표면을 갖는 텅스텐막을 형성하는 단계; 상기 텅스텐막상에 유전체막을 형성하는 단계; 상기 유전체막상에 제3금속층을 형성하는 단계를 포함하여 이루어진 반도체 장치의 커패시터 제조방법.
  11. 제10항에 있어서, 상기 제1금속층을 형성하는 단계는 제1금속층을 Ti물질로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  12. 제10항에 있어서, 상기 제2금속층을 형성하는 단계는 제2금속층을 TiN물질로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  13. 제10항에 있어서, 상기 제2금속층을 형성하는 단계는 제2금속층을 고융점 금속으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  14. 제10항에 있어서, 상기 제2금속층을 형성하는 단계는 제2금속층을 고융점 실리사이드로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  15. 표면내에 불순물 확산영역이 형성된 반도체기판을 준비하는 단계; 상기 반도체기판상에 콘택홀을 갖는 절연막을 형성하는 단계; 상기 콘택홀내에 상기 불순물 확산영역과 전기적으로 접촉하도록 반도체층을 형성하는 단계; 상기 반도체층 상부를 포함한 절연막 상부에 Ti층과 TiN층을 차례로 형성하여 패터닝하는 단계; 상기 Ti층의 외측면에 질화처리막을 형성하는 단계; 상기 Ti층과 TiN층 전면에 울퉁불퉁한 표면을 갖는 텅스텐막을 형성하는 단계; 상기 텅스텐막 표면에 Ta2O5로된 유전체막을 형성하는 단계; 상기 유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어진 반도체 장치의 커패시터 제조방법.
  16. 제15항에 있어서, 상기 질화처리막을 형성하는 단계는 제1금속층의 외측면을 약 500∼1000℃ 온도하에 NH3또는 N2분위기에서 RTN 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  17. 제15항에 있어서, 상기 질화처리막을 형성하는 단계는 제1금속층의 외측면을 약 250∼600℃ 온도하에서 플라즈마 NH3또는 N2처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  18. 제15항에 있어서, 상기 질화처리막을 형성하는 단계는 질화처리막의 두께를 약 50Å 이상 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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