KR0166830B1 - 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법 - Google Patents

울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법 Download PDF

Info

Publication number
KR0166830B1
KR0166830B1 KR1019950002494A KR19950002494A KR0166830B1 KR 0166830 B1 KR0166830 B1 KR 0166830B1 KR 1019950002494 A KR1019950002494 A KR 1019950002494A KR 19950002494 A KR19950002494 A KR 19950002494A KR 0166830 B1 KR0166830 B1 KR 0166830B1
Authority
KR
South Korea
Prior art keywords
film
tungsten
forming
tin
capacitor
Prior art date
Application number
KR1019950002494A
Other languages
English (en)
Other versions
KR960032642A (ko
Inventor
이영종
조복원
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950002494A priority Critical patent/KR0166830B1/ko
Publication of KR960032642A publication Critical patent/KR960032642A/ko
Application granted granted Critical
Publication of KR0166830B1 publication Critical patent/KR0166830B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법에 관한 것으로, 고유전박막을 이용하면서 커패시터 유효면적을 증가시켜 대용량의 커패시터를 제조하기 위한 것이다.
본 발명은 반도체기판상에 TiN막을 형성하는 단계와, 상기 TiN막 표면상에 200℃∼650℃의 온도범위에서 텅스텐을 증착하는 단계로 이루어진 텅스텐막 형성방법을 제공함으로써 TiN/W 복합막으로 울퉁불퉁한 표면을 갖는 커패시터 하부전극을 형성하여 유전체막으로 Ta2O5박막을 사용함에 있어서 Ta2O5막 두께에 여유를 확보할 수 있도록 하며, 이를 통해 누설전류가 적고 신뢰성이 높은 커패시터를 제조할 수 있도록 한다.

Description

울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법
제1도는 본 발명에 의한 울퉁불퉁한 표면을 갖는 텅스텐막의 형성방법을 도시한 도면.
제2도는 본 발명의 일실시예에 의한 울퉁불퉁한 표면을 갖는 텅스텐막을 이용한 반도체 메모리소자의 커패시터 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 불순물확산영역
3 : 절연막 4 : 콘택홀
5 : Ti 6 : TiN
7 : 텅스텐 8 : 고유전박막(Ta2O5)
9 : 커패시터 상부전극
본 발명은 울퉁불퉁한(rugged) 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법에 관한 것으로, 특히 고집적 메모리소자에 적합하도록 대용량을 갖는 반도체 메모리소자의 커패시터 제조방법에 관한 것이다.
반도체장치의 고집적화가 진행되어 감에 따라 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리소자에 있어서, 커패시터 면적이 집적도에 직접적으로 관계가 되고 있다. 즉, 메모리셀 하나당 할당된 제한된 영역에 액티브 소자인 트랜지스터와 커패시터가 형성되어야 하는데 이미 결정된 디자인 룰(design rule)에 따라 트랜지스터가 차지하는 면적이 할당된 상태에서 커패시터를 형성하게 되므로 고집적소자에 적합한 대용량의 커패시터가 요구되게 되었고 이에 따라 스택(stacked)구조, 트렌치(trench)구조, 원통형(cylindrical) 및 핀(fin)구조 등과 같은 3차원적 구조의 커패시터가 제안되게 되었다.
이와 같은 3차원적 구조를 적용하면 커패시터의 유효면적은 증대시킬 수 있지만 그 제조공정이 복잡해지는 문제가 있다.
또한, 종래의 3차원적 구조의 커패시터 제조시에는 커패시터 유전체막으로 ONO(Oxide-Nitride-Oxide)막을 주로 사용하였는바, 이와 같은 3차원구조를 이용함으로써 커패시턴스는 어느 정도 확보가 된다 하더라도 커패시터 유전체막의 신뢰성 저하 문제가 발생하기 쉽게 되었다. 또한, ONO의 유전상수(dielectric constant)의 한계가 있기 때문에 ONO막을 유전체막으로 사용할 경우 3차원적 구조로 커패시터를 제조하더라도 집적도가 더욱 높아지게 되면 커패시터 구조가 더욱 복잡해지므로 유전체막으로 ONO막을 사용하는데 문제가 발생한다.
커패시터 유전체막의 두께를 감소시키면 커패시턴스를 증가시킬 수 있으므로 커패시터 유전체막의 박막화는 메모리소자의 미세화에 있어서 매우 중요한 요소가 된다. 예를 들어 256M DRAM급에서는 산화막(SiO5) 기준으로 실효막두께가 약 3㎚이하로 감소되어야 한다. 그러나 현재 사용되고 있는 ONO막의 유효두께는 질화 열처리(nitri-dation anneal)공정을 이용한다고 해도 약 4㎚정도가 한계인 것으로 보고되고 있다(참고문헌 『P.J.Wright and K.C.Saraswat, Thickness limitation of SiO2gate dielectrics for MOS ULSI, IEEE Trans. on Electron Devices, vol.37, no.8,1990』). 따라서 이와 같은 유효막두께의 한계를 가지고 있는 ONO를 적용하여 커패시터를 형성할 경우 대용량의 커패시터를 제조하기 위해서는 커패시터 스토리지 노드의 구조가 더욱 복잡하게 된다. 이러한 복잡성(complexity)은 곧 원통형구조나 핀구조와 같은 적층형 커패시터에서는 고단차(severe topology)문제를 일으켜 고도의 평탄화(p-lanarization)기술을 요구하게 되며, 설사 평탄화가 이루어지더라도 이후의 배선공정에서 깊이 차이가 큰 콘택홀을 매립해야 하는 등 후속공정에 계속되는 어려운 문제를 안기게 된다.
또한 트렌치형 구조의 커패시터의 경우, 역시 높은 애스펙트비(aspect ratio)를 동반하게 되므로 트렌치의 형성을 위한 식각공정, 세정(cleaning) 공정 및 트렌치 내부에 형성되는 대전극(opposite electrode) 제조시의 실리콘 매립공정 등이 어렵게 되는 문제가 발생한다.
따라서 상기와 같은 문제를 극복하기 위하여 최근 두가지 부류가 연구가 진행되어 오고 있다.
첫째, 커패시터 스토리지노드로 사용되는 CVD(Chemical Vapor Deposition) 실리콘의 표면을 편평한 형상(smooth morphology)이 아닌 울퉁불퉁한 형상(rugged morphology)으로 변화시켜 디자인룰과 구조상으로 제한된 커패시터영역에서 유효 커캐시터면적을 증가시키는, 이른바 HSG-Si(Hemispherical Grained Silicon)을 이용한 스토리지노드 제조방법이 그것이다.
CVD실리콘은 600℃ 이상의 온도에서 증착하면 다결정실리콘으로서 편평한 표면형상을 갖지만, 약 550℃ 전후의 온도에서 증착하거나 이보다 저온에서 증착하여 약 580∼600℃ 부근에서 열처리를 행하면 반구형의 실리콘 그레인이 돌출되어 있는 울퉁불퉁한 표면형상을 갖게 된다. 이와 같이 표면에 형성된 반구형의 실리콘 그레인은 스토리지노드의 크기와 구조가 동일할 경우 편평한 형상의 실리콘 표면에 비해 유효 커패시터면적을 약 1.8∼2.0배 정도로 중가시켜 보다 큰 커패시턴스를 얻을 수 있게 한다.
그러나 상기와 같은 방법을 통하여 양질의 HSG를 얻는다 하더라도 커패시터 유전체막으로 ONO막을 적용할 경우, 0.8㎛의 고단차에서도 9.1fF/μ㎡ 정도의 커패시턴스를 확보하는 정도에 그쳐 커패시턴스를 높이기 위해서는 여전히 커패시터구조를 복잡하게 형성해야 한다.
두 번째, 유전상수(εr)가 큰 고유전체로서, 예컨대 Ta2O5(tantalum pentaoxide)(εr 24), PZT(εr 2000), BST(εr 300)등으로 커패시터 유전체막을 형성하는 방법이 있다.
그러나 이와 같은 고유전체도 박막화하면 유전상수의 급격한 감소와 더불어 누설전류(leakage current)가 증가하는 문제점을 가지고 있어 실용화에 문제가 되고 있다.
일반적으로 Ta2O5는 Ta의 소오스(source)로서 Ta(OC2H5)(penta-ethoxy-tantalum)을 사용하고 산화막의 생성을 위해 산소(O2)기체를 동시에 투입하여 저압화학기상증착(Loe Pressure Chemical Vapor Deposition;LPCVD)이나 플라즈마 화학기상증착(Plasma Emhanced CVD) 또는 ECR(Electron Cyclotron Resonance)화학증착법으로 박막을 형성한다.
Ta2O5는 유전상수가 22∼28로서 SiO2에 비해 6배이상 높고, 박막을 형성한 후에 적절한 열처리과정을 거치면 누설전류가 4MV/㎝의 전장(electric field)하에서 약 10-9∼10-7A/㎠ 정도로 작기 때문에 고집적 메모리소자의 커패시터에 적용이 가능할 것으로 생각되지만, 스토리지노드로 실리콘을 사용할 경우에는 실리콘 증착시에 실리콘 표면의 산화를 피할 수 없게 되어 SiO2막이 형성되며 실리콘증착후에 열처리를 행하면 형성된 SiO2막이 더욱 성장하게 된다. 이와 같이 중간막 SiO2가 형성되면 유전박막층의 유전상수값이 감소하므로 얻고자 하는 커패시턴스를 쉽게 얻을 수 없게 된다.
따라서 최근에는 Ta2O5박막을 증착하기 전에 스토리지노드를 이루는 실리콘층 표면을 질화처리(nitridation)하여 표면부에 실리콘질화막을 형성한 후 Ta2O5박막을 증착하는 방법이 제안되었으며, 이 경우 질화처리하지 않았을때보다 유전상수, 누설전류 및 TDDB(Time Dependent Dielectric Breakdown)특성 측면에서도 더 우수한 것으로 보고된 바 있다(참고문헌『Satoshi Kamiyana, Pierre-Yves Lesaicherre, Akihiko Ishitani, Akir Sakai, Akio Tanikawa and Iwao Nishiyama, Extended Abstracts of the 1992 International Conference on Solid Devices and Materials, Tskuba, pp.521-523, 1992』, 『P.C.Fazan, V.K.Mathews, R.L.Maddox, A.Ditali, N.Sandler and D.L.Kwong, Extended Abstracts of the 1992 International Conference on Solid Devices and Materials, Tskuba, pp.697-698, 1992』).
이밖에도 Ta2O5박막을 커패시터 유전체막으로 적용하는 경우에 있어서 실리콘전극의 표면을 울퉁불퉁한 표면으로 형성함으로써 신뢰성을 저하시키지 않고도 커패시턴스를 약 70%가량 증진시킬 수 있도록 한 방법이 있다(참고문헌 『H.Watanabe, T.Tatsumi, T.Niino, A.Sakai, S.Adachi, N.Aoto, K.Koyama and T.Kikkawa Extended Abstracts of the 1991 International Conference on Solid Devices and Materials, Yokohama, pp.478-480, 1991』). 이 경우, 커패시턴스는 약 12.5fF/μ㎡ 정도이므로 재현성(reproducibility)문제만 없다면 Ta2O5박막의 실용화가 가능하다.
그러나 실리콘층을 커패시터 하부의 전극으로 사용하게 되면 그 표면형상이 어떻든지 간에 산화나 질화에 의해 형성되는 산화막이나 질화막으로 인해 Ta2O5박막 고유의 큰 커패시턴스를 얻기 어렵다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 표면이 울퉁불퉁한 텅스텐막을 형성하는 방법 및 이를 이용하여 커패시터 하부전극을 형성함으로써 고유전박막을 이용하고 커패시터 유효면적을 증가시켜 대용량의 커패시터를 제조하는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법은 반도체기판상에 TiN막을 형성하는 단계와, 상기 TiN막 표면상에 200℃∼650℃의 온도범위에서 텅스텐을 증착하는 단계로 이루어진다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판상에 TiN막을 형성하는 단계와, 상기 TiN막을 커패시터 하부전극으로 패터닝하는 단계, 상기 TiN막 표면상에 200℃∼650℃의 온도범위에서 울퉁불퉁한 표면을 갖는 텅스텐을 선택 증착하는 단계, 상기 텅스텐막 표면상에 고유전박막을 형성하는 단계, 및 상기 고유전박막 상부에 커패시터 상부전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 Ta2O5, PZT, BST등과 같은 고유전박막을 반도체 메모리소자의 커패시터에 응용하기에 적합한 기술에 관한 것으로, 고유전박막의 하부전극으로 적합하지 않은 실리콘층의 사용을 배제하고, 고융점금속(refractory metal), 즉 텅스텐(W), 질화타이타늄(TiN), 몰리브덴(Mo), 크롬(Cr)등이나 고융점 금속실리사이드(refractory metal silicide)인 WSi2, TaSi2, MoSi2및 CoSi2등을 하부전극으로 사용할 때 박막으로서 고유전체 고유의 고유전상수를 얻어내면서 커패시터의 실효면적을 증대시킬 수 있는 기술에 관한 것이다.
텅스텐 박막은 WF6기체를 수소(H2)나 사일렌(SiH4)등의 환원재(reducing agent)를 사용하여 환원시킴으로써 얻어진다. 그런데 일반적으로 WF6는 실리콘이나 금속기판의 표면위에서는 기판 자체의 환원이 급속도로 진행되어 핵생성이 일어나므로 대개 시간지연(Time delay)없이 연속적인 박막(continuous film)이 형성된다.
그러나 제1도에 도시된 바와 같이 실리콘기판(1)상에 TiN(6) 표면위에 텅스텐을 증착할 경우, TiN 표면위에서는 기판에 의한 핵생성 속도가 느릴뿐 아니라 환원기체의 흡착(adsorption)이 잘 일어나지 못함으로 인해 텅스텐 핵생성 속도가 매우 느릴뿐 아니라 연속적인 박막이 형성되기까지는 상당한 시간지연이 있다.
보다 상세히 설명하면, TiN표면위에 텅스텐을 증착할 경우, WF6-H2의 화학적 작용(chemistry)하에서는 450℃ 정도의 온도에서 약 7-10분 정도의 증착 초기 시간지연이 존재한다. 이 경우, 시간지연동안에 어느 특정 사이트(site)에서는 텅스텐의 핵이 생성되며, 이들이 성장을 하여 비록 불연속적이기는 하지만 아일랜드(island)형태로 텅스텐(7)이 형성되게 된다.
이와 같은 핵생성과 성장의 거동(behavior)으로부터 형성된 텅스텐 박막은 마치 그 표면이 울퉁불퉁한(rugged) 폴리실리콘과 같은 형태를 가지게 된다. 이때, TiN층은 그 표면상에 증착되는 텅스텐층의 씨드(seed)층으로 작용하며, 텅스텐층은 TiN층을 씨드로 하여 선택적으로 증착된다.
상기와 같이 형성한 TiN과 울퉁불퉁한 표면을 갖는 텅스텐으로 이루어진 복합박막(layered film)위에 Ta2O5와 같은 고유전박막을 형성하여 커패시터를 형성하면 편평한 표면을 가지는 TiN이나 텅스텐전극을 이용할때보다 1.5-2배정도 커패시턴스가 증진된다.
상기한 바와 같은 울퉁불퉁한 표면을 갖는 텅스텐을 이용하여 반도체장치의 커패시터를 제조하는 본 발명의 일실시예를 제2도를 참조하여 설명하면 다음과 같다.
먼저, 제2도(a)에 도시된 바와 같이 도전층으로서, 예컨대 불순물확산영역(2)이 소정영역에 형성된 실리콘기판(1) 상부에 절연막으로서, 예컨대 절연막(3)을 형성하고, 이 절연막(3)을 RIE(Reactive Ion Etching)등의 방법을 이용하여 선택적으로 식각하여 상기 불순물확산영역(2)이 노출되도록 콘택홀(4)을 형성한다.
다음에 제2도(b)에 도시된 바와 같이 반응성 스퍼터링(reactive sputtering), 저합화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 또는 유기금속전구체 화학기상증착(MOCVD;Metal Organic Chemical Vapor Deposition) 중에서 선택한 어느 한가지 방법을 이용하여 상기 콘택홀을 포함한 절연막(3) 및 노출된 불순물확산영역(2)상부에 Ti(5)/TiN(6)막을 연속적으로 형성한다. 여기서, Ti는 실리콘기판의 불순물확산영역(2)과의 오믹접촉(ohmic contact)이 유지되도록 하기 위해 증착하는 것으로, 그 두께는 TiN(6)막의 약 1/5-1/10로 제한하여 형성한다.
TiN(6)막은 그 두께가 약 0.5-1.0㎛정도로 유지되도록 증착하는데, TiN막의 두께는 후속공정에서 형성될 유전박막과 더불어 최종적으로 얻을 수 있는 커패시턴스를 최대화할 수 있도록 조절한다.
다음에 제2도(c)에 도시된 바와 같이 상기 Ti/TiN막을 사진식각공정에 의해 소정의 커패시터 하부전극패턴으로 패터닝한다.
이어서 제2도(d)에 도시된 바와 같이 상기 TiN(6)막 전표면에 선택(selective) 증착 텅스텐(7)을 형성한다. 텅스텐은 WF6-H2또는 WF6- SiH4-H2를 사용하여 250∼450℃정도의 온도에서 저압화학기상증착법에 의해 50-150㎚정도의 두께로 증착한다. 텅스텐 증착에 있어서 텅스텐의 소오스로 상기한 WF6이외에 WCl6등을 이용할 수도 있으며 이 경우, 증착온도는 약 400∼600℃정도로 한다. 또한 환원기체로는 상기한 H2나 SiH4이외에 Si2H6, Si3H2F2등을 이용할 수도 있으며, 이 경우 증착온도는 SiH4(또는 H2)환원기체를 이용할때의 텅스텐 표면형상과 동일한 표면형상을 얻는 것을 기준으로 적절히 조절한다.
이와 같이 TiN(6)막위에 형성되는 텅스텐(7)은 울퉁불퉁한 표면을 가지게 되는데 균일성있는 전극으로 활용할 수 있도록 텅스텐이 연속박막이 되도록 해야 한다. 상기한 바와 같이 연속박막은 텅스텐 아일랜드의 성장이 이루어져서 인접한 아일랜드끼리의 접촉(impingement)이 이루어져야 가능하게 된다.
다음에 제2도(e)에 도시된 바와 같이 상기 텅스텐(7)막 전표면에 커패시터 유전체막으로서, 예컨대 Ta2O5박막(8)을 예를 들어 Ta(OC2H5)5(Penta-Ethoxy-Tantalum)을 Ta 소오스로 하고, O2를 O의 소오스로 하여 LPCVD, PECVD, ECR PECVD 등의 방법으로 증착한다. 여기서, Ta2O5박막의 두께는 10-20㎚정도로 하며, 증착후에 박막의 안정화를 위해 열처리를 행한다. 상기 고유전박막으로 Ta2O5외에 PZT, BST 등을 사용할 수 있으며, 이들 막의 두께는 SiO2막 유효두께 기준으로 3㎚이하가 되도록 형성한다.
Ta2O5증착후에는 커패시터 상부전극(upper electrode)(9)을 형성한다. 상부전극으로는 가능한한 실리콘을 사용하지 않고 TiN이나 Mo, Co, Ta, W 등과 같은 고융점금속 또는 금속실리사이드를 이용하는 것이 바람직한데, 이는 상부전극으로 예컨대 폴리실리콘 등을 사용하게 되면 이후의 열공정에 의해 실리콘원자가 Ta2O5박막 내부로 확산해 들어가 아래와 같은 반응을 통하여 Ta2O5박막 내부에 Ta를 유리시킴으로써 커패시터 유전강도(dielectric strength)를 저하시키게 된다.
한편, 상기 커패시터 상부전극을 형성하기 전에 커패시터 유전체막인 Ta2O5막 상부에 TiN막을 얇게 형성하여 후속열처리공정에 의해 Ta2O5박막의 특성이 변화되는 것을 최소화시킬 수 있다.
상기한 바와 같이 TiN/W 복합막으로 울퉁불퉁한 표면을 갖는 금속전극을 형성함으로써 Ta2O5유전박막의 두께에 여유(margin)를 확보할 수 있으며, 이를 통해 누설전류가 적고 신뢰성이 높은 커패시터를 제조할 수 있게 된다.
즉, 고집적소자의 커패시터영역이 1μ㎡이하로 감소되더라도 3차원 구조의 복잡한 커패시터 스토리지노드를 형성하지 않고 단순한 적층구조의 높이 조절만으로도 여유있게 15fF/μ㎡이상의 커패시턴스를 얻을 수 있다. 이에 따라 후속공정인 평탄화공정의 공정여유도도 확보할 수 있게 된다.
본 발명의 효과를 보다 상세히 설명하면, 폴리실리콘/TiN/Ta2O5/W/Si3N4/TiN 구조에서 유전박막인 Si3N4와 Ta2O5층의 두께를 각각 2㎚와 15㎚라 하고 이들의 유전상수를 각각 7과 22라고 하면 평탄한 표면을 가지는 하부전극에서 얻어지는 커패시턴스는 약 9fF/μ㎡이나, 울퉁불퉁한 표면을 갖는 텅스텐전극에서 얻어지는 커패시턴스값은 약 13-18fF/μ㎡이다. 따라서 단차가 0.7㎛정도인 단순 적층구조를 사용하더라도 256M DRAM급 이상의 메모리셀 커패시터에 적용이 가능하게 된다. 단순 적층구조로 커패시터를 형성하면 상술한 원통형구조나 핀구조 등에 비해 커패시터로부터 유래되는 단차를 상당히 감소시킬 수 있게 되므로 이후 평탄화공정이 용이하게 된다.

Claims (15)

  1. 반도체기판상에 TiN막을 형성하는 단계와, 상기 TiN막 표면상에 200℃∼650℃의 온도범위에서 텅스텐을 증착하는 단계로 이루어진 것을 특징으로 하는 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법.
  2. 제1항에 있어서, 상기 텅스텐은 소오스로 WF6또는 WCL6등을 이용하고, 환원기체로는 H2, SiH4, Si2H6, Si3H2F2등을 이용하여 증착하는 것을 특징으로 하는 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법.
  3. 제1항에 있어서, 상기 텅스텐은 증착시 상기 TiN막 표면위에서의 증착 초기 시간지연과 더불어 아일랜드 형태의 텅스텐 형성이 이루어져 최종적으로 울퉁불퉁한 표면형상을 갖는 연속적인 텅스텐박막이 형성되는 것을 특징으로 하는 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법.
  4. 제1항에 있어서, 상기 텅스텐은 약 50-150㎚정도의 두께를 가지도록 조절하여 증착하는 것을 특징으로 하는 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법.
  5. 반도체기판상에 TiN막을 형성하는 단계와, 상기 TiN막을 커패시터 하부전극으로 패터닝하는 단계, 상기 TiN막 표면상에 200℃∼650℃의 온도범위에서 울퉁불퉁한 표면을 갖는 텅스텐을 선택 증착하는 단계, 상기 텅스텐막 표면상에 고유전박막을 형성하는 단계, 및 상기 고유전박막 상부에 커패시터 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 반도체기판과 TiN막 사이에 Ti막을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 TiN막은 0.5-1.0㎛정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항에 있어서, 상기 Ti막은 상기 TiN막 두께의 약 1/5-1/10정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제5항에 있어서, 상기 텅스텐은 소오스로 WF6또는 WCL6등을 이용하고, 환원기체로는 H2, SiH4, Si2H6, Si3H2F2등을 이용하여 증착하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제5항에 있어서, 상기 텅스텐은 증착시 상기 TiN막 표면위에서의 증착 초기 시간지연과 더불어 아일랜드 형태의 텅스텐 형성이 이루어져 최종적으로 울퉁불퉁한 표면형상을 갖는 연속적인 텅스텐박막이 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제5항에 있어서, 상기 텅스텐은 약 50-150㎚정도의 두께를 가지도록 조절하여 증착하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제5항에 있어서, 상기 고유전박막은 Ta2O5, PZT, BST 등으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제5항에 있어서, 상기 Ta2O5막은 Ta(OC2H5)5(Penta-Ethoxy-Tantalum)을 Ta 소오스로 하고, O2를 O의 소오스로 하여 LPCVD, PECVD, ECR PECVD 등의 방법으로 증착하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제5항에 있어서, 상기 고유전박막 상부에 커패시터 상부전극을 형성하는 단계전에 상기 고유전박막 상부에 TiN막을 얇게 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제5항에 있어서, 상기 상부전극은 TiN 또는 고융점금속이나 금속실리사이드로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019950002494A 1995-02-10 1995-02-10 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법 KR0166830B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950002494A KR0166830B1 (ko) 1995-02-10 1995-02-10 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950002494A KR0166830B1 (ko) 1995-02-10 1995-02-10 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR960032642A KR960032642A (ko) 1996-09-17
KR0166830B1 true KR0166830B1 (ko) 1999-02-01

Family

ID=19407969

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950002494A KR0166830B1 (ko) 1995-02-10 1995-02-10 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법

Country Status (1)

Country Link
KR (1) KR0166830B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479598B1 (ko) * 2000-12-26 2005-04-06 주식회사 하이닉스반도체 텅스텐 범프를 갖는 캐패시터 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479598B1 (ko) * 2000-12-26 2005-04-06 주식회사 하이닉스반도체 텅스텐 범프를 갖는 캐패시터 및 그 제조 방법

Also Published As

Publication number Publication date
KR960032642A (ko) 1996-09-17

Similar Documents

Publication Publication Date Title
KR100232160B1 (ko) 반도체 장치의 커패시터 구조 및 그 제조방법
US5563090A (en) Method for forming rugged tungsten film and method for fabricating semiconductor device utilizing the same
JP4314413B2 (ja) Ｔａ▲下２▼Ｏ▲下５▼誘電体層の製造方法
US7018933B2 (en) Method of forming a metal-insulator-metal capacitor
US5846859A (en) Method for manufacturing a semiconductor memory device having capacitive storage
US7317220B2 (en) Even nucleation between silicon and oxide surfaces for thin silicon nitride film growth
US5717250A (en) Sputter and CVD deposited titanium nitride barrier layer between a platinum layer and a polysilicon plug
US5918118A (en) Dual deposition methods for forming contact metallizations, capacitors, and memory devices
JP2003100909A (ja) キャパシタ及びそれを有する半導体素子の製造方法
US20040166627A1 (en) Methods for forming a capacitor on an integrated circuit device at reduced temperatures
KR100253270B1 (ko) 반도체소자의 자기정합 스택캐패시터 형성방법
US6261890B1 (en) Semiconductor device having capacitor and method of manufacturing the same
KR0166830B1 (ko) 울퉁불퉁한 표면형상을 갖는 텅스텐막 형성방법 및 이를 이용한 반도체장치의 제조방법
JP2003124353A (ja) 半導体素子のキャパシタ製造方法
KR100546938B1 (ko) 캐패시터의 하부전극 형성 방법
KR100439028B1 (ko) 2단계 증착방식을 이용한 반도체 장치의 제조방법
US6348708B1 (en) Semiconductor device utilizing a rugged tungsten film
US7642187B2 (en) Method of forming wiring of a semiconductor memory device
KR100422596B1 (ko) 캐패시터의 제조 방법
KR100414868B1 (ko) 캐패시터의 제조 방법
KR20030002063A (ko) 비에스티 박막의 형성 방법 및 그를 이용한 캐패시터의제조 방법
KR20010017208A (ko) 반도체 소자의 캐패시터 제조 방법
KR20020002753A (ko) 반도체 소자의 캐패시터 제조 방법
KR20040008611A (ko) 금속막을 전극으로 이용하는 캐패시터의 제조 방법
KR20050002040A (ko) 엠아이엠 캐패시터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130814

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee