KR20050002040A - 엠아이엠 캐패시터 및 그 제조 방법 - Google Patents

엠아이엠 캐패시터 및 그 제조 방법 Download PDF

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KR20050002040A
KR20050002040A KR1020030043086A KR20030043086A KR20050002040A KR 20050002040 A KR20050002040 A KR 20050002040A KR 1020030043086 A KR1020030043086 A KR 1020030043086A KR 20030043086 A KR20030043086 A KR 20030043086A KR 20050002040 A KR20050002040 A KR 20050002040A
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Abstract

본 발명은 스토리지노드의 높이를 낮추면서도 높은 캐패시턴스를 확보할 수 있는 MIM 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터는 반도체 기판 상에 형성된 층간절연막, 상기 층간절연막 내에 매립된 플러그, 상기 플러그를 오픈시키는 콘케이브형 홈을 갖는 몰드산화막, 상기 콘케이브형 홈의 측벽에 구비된 MPS 측벽, 상기 콘케이브형 홈의 바닥 및 상기 MPS 측벽 상에 형성된 금속막질의 스토리지노드, 상기 스토리지노드 및 상기 몰드산화막 상에 형성된 유전막, 및 상기 유전막 상에 형성된 금속막질의 플레이트노드를 포함한다.

Description

엠아이엠 캐패시터 및 그 제조 방법{METAL-INSULATOR-METAL CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25fF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 스토리지노드를 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 스토리지노드표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 스토리지노드의 유효 표면적을 1.7∼2배 정도 증가시키는 방법 등이 제안되었다.
위와 같은 기술들은 SIS(Silicon Insulator Silicon) 캐패시터에 적용한 것으로, 100nm까지 사용하고 있는 콘케이브 구조는 스토리지노드가 형성될 콘케이브 식각에 대한 부담으로 높이에 대해 한계가 있어 전극물질의 개발과 더불어 실린더 구조의 개발이 필요한 실정이다.
최근에 60nm까지 실린더 구조로 형성할 수 있는 MIM(Metal Insulator Metal) 캐패시터가 제안되었다.
도 1은 종래 기술에 따른 MIM 캐패시터의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 트랜지스터 등 하부구조가 형성된 반도체 기판(11) 상부에 층간절연막(12)이 형성되고, 층간절연막(12)을 관통하는 콘택홀 내부에 티타늄나이트라이드 플러그(14)가 매립되어 있다. 여기서, 티타늄나이트라이드 플러그(14)와 반도체 기판(11) 사이에는 오믹콘택을 형성해주기 위한 티타늄실리사이드(13)가 형성되어 있다.
그리고, 티타늄나이트라이드 플러그(14) 상부에 실린더 형태의 스토리지노드(15)가 형성되고, 스토리지노드(15)를 포함한 전면에 유전막(16)과 플레이트노드(17)가 형성된다
도 1의 종래 기술의 캐패시터는 스토리지노드(15)와 플레이트노드(17)가 모두 금속막으로 된 MIM 캐패시터이고, 스토리지노드(15)가 실린더 형태를 갖는다.
그러나, 종래 기술의 MIM 캐패시터의 실린더 구조는 80nm급 캐패시터 제조시에는 콘케이브 구조에 비해 집적화(intergration)가 어려워 양산시 비용이 증가하는 것으로 알려져 있다. 또한, MPS 기술이 적용된 SIS 캐패시터에 비해 충전용량이 감소하는 문제가 있다. 그리고, 실린더 구조가 가능한 60nm급 캐패시터 제조시에는 스토리지노드 높이가 상대적으로 높아 후속 금속배선을 위한 콘택(M1C)의 깊이가 증가하여 금속배선 공정이 어려워진다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 스토리지노드의 높이를 낮추면서도 높은 캐패시턴스를 확보할 수 있는 MIM 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 MIM 캐패시터의 구조를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 캐패시터의 구조를 도시한 도면,
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 제2실시예에 따른 MIM 캐패시터의 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 티타늄실리사이드층 24 : 티타늄나이트라이드 플러그
25 : 식각배리어막 26 : 몰드산화막
27 : 콘케이브형태의 홈 29 : MPS 측벽
30 : SN_ALD_TiN 31 : 유전막
32 : 플레이트노드
상기 목적을 달성하기 위한 본 발명의 캐패시터는 반도체 기판 상에 형성된 층간절연막, 상기 층간절연막 내에 매립된 플러그, 상기 플러그를 오픈시키는 콘케이브형 홈을 갖는 몰드산화막, 상기 콘케이브형 홈의 측벽에 구비된 MPS 측벽, 상기 콘케이브형 홈의 바닥 및 상기 MPS 측벽 상에 형성된 금속막질의 스토리지노드, 상기 스토리지노드 및 상기 몰드산화막 상에 형성된 유전막, 및 상기 유전막 상에 형성된 금속막질의 플레이트노드를 포함하는 것을 특징으로 하며, 상기 MPS 측벽은 상기 콘케이브형 홈의 측벽에 직접 접하는 골격부, 및 상기 골격부 표면에 형성된 MPS 그레인을 포함하고, 상기 골격부는 도우프드 폴리실리콘막이고, 상기 MPS 그레인은 언도우드프 폴리실리콘막인 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 반도체 기판을 노출시킨 홀에 플러그가 매립된 층간절연막을 형성하는 단계, 상기 층간절연막 상에 상기 플러그를 오픈시키는 콘케이브형 홈을 갖는 몰드산화막을 형성하는 단계, 상기 콘케이브형 홈의 측벽에 MPS 그레인을 포함하는 측벽을 형성하는 단계, 상기 콘케이브형 홈의 바닥 및 상기 측벽 상에 상기 플러그와 연결되는 금속막질의 스토리지노드를 형성하는 단계, 및 상기 스토리지노드 및 상기 몰드산화막 상에 유전막과 금속막질의 플레이트노드를 차례로 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 MPS그레인을 포함하는 측벽을 형성하는 단계는 상기 콘케이브형 홈을 포함한 상기 몰드산화막 상에 폴리실리콘막을 증착하는 단계, 상기 폴리실리콘막을 블랭킷 에치백하여 상기 플러그 상부를 오픈시키면서 상기 콘케이브형 홈의 측벽에 접하는 폴리실리콘막을 잔류시키는 단계, 및 MPS 공정을 진행하여 상기 폴리실리콘막 표면에 MPS 그레인을 성장시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 캐패시터의 구조를 도시한 도면이다. 도 2는 80nm급 MIM 캐패시터를 도시하고 있다.
도 2에 도시된 바와 같이, 트랜지스터 등 하부구조가 형성된 반도체 기판(21) 상부에 층간절연막(22)이 형성되고, 층간절연막(22)을 관통하는 콘택홀 내부에 티타늄나이트라이드 플러그(24)가 매립되어 있다. 여기서, 티타늄나이트라이드 플러그(24)와 반도체 기판(21) 사이에는 오믹콘택을 형성해주기 위한 티타늄실리사이드(23)가 형성되어 있다.
그리고, 티타늄나이트라이드 플러그(24)를 노출시키는 콘케이브형태의 홈(27)을 갖고 층간절연막(22) 상에 몰드산화막(26)이 형성되고, 홈(27)의 측벽에 MPS 그레인(29b)이 성장된 MPS 측벽(29)가 형성된다. 여기서, MPS 측벽(29)은 몰드산화막(26)에 직접 접하여 골격을 이루는 골격부(29a)를 포함하고, MPS 측벽(29)은 후술하겠지만 도우프드 폴리실리콘막과 언도우프드 폴리실리콘막을 이용하여 형성한 것이다. 즉, 골격부(29a)는 도우프드 폴리실리콘막이고, MPS 그레인(29b)는 언도우프드 폴리실리콘막이다.
그리고, MPS 측벽(29)의 표면 및 티타늄나이트라이드 플러그(24) 상부에 티타늄나이트라이드막으로 된 SN_ALD_TiN(30)이 실린더 형태로 형성되어 있다. 여기서, SN_ALD_TiN(30)은 스텝커버리지 특성이 우수한 원자층증착법(ALD)으로 티타늄나이트라이드막(TiN)을 증착한 것이다.
그리고, SN_ALD_TiN(30) 상부에 유전막(31)과 플레이트노드(32)가 형성된다. 여기서, 유전막(31)은 고유전상수를 갖는 Al2O3, HfO2, Al2O3/HfO2의 적층, ZrO2, 하프늄실리케이트(Hf-silicate), 알루미늄실리케이트(Al-silicate), 지르코늄실리케이트(Zr-silicate)이고, 플레이트노드(32)는 티타늄나이트라이드막(TiN)이다.
위와 같이, 제1실시예에 따른 캐패시터는 콘케이브형태의 홈(27)의 내부에 형성된 콘케이브 형태의 캐패시터이고, 아울러 SN_ALD_TiN(30)와 플레이트노드(32)가 모두 금속막으로 된 MIM 캐패시터이다.
특히, 제1실시예의 캐패시터는 콘케이브 구조의 MIM 캐패시터이면서도 MPS 측벽(29)에 의해 스토리지노드인 SN_ALD_TiN(30) 표면이 울퉁불퉁하게 형성되어 그 표면적이 증대된 것이다. 따라서, 충분한 캐패시턴스를 확보하기 위해 몰드산화막(26)의 높이를 높이지 않아도 된다. 즉, 몰드산화막(26)의 높이에 의해결정되는 스토리지노드의 높이를 낮추어도 요구되는 캐패시턴스를 충분히 확보할 수 있다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 트랜지스터 등 하부구조가 형성된 반도체 기판(21) 상부에 층간절연막(22)을 증착한 후, 층간절연막(22)을 식각하여 반도체 기판(21)의 일부를 노출시키는 스토리지노드콘택홀(도면부호 생략)을 형성한다. 이때, 층간절연막(22)은 고밀도플라즈마(High Density Plasma) 방식의 산화막이다.
다음으로, 스토리지노드콘택홀을 포함한 층간절연막(22) 상에 티타늄막(Ti)을 증착한 후 열처리를 통해 티타늄과 실리콘의 반응을 유도하여 반도체 기판(21)에 티타늄실리사이드층(23)을 형성한다. 이때, 티타늄실리사이드층(23)을 형성하기 위한 열처리는 급속열처리(RTP)를 이용한다. 위와 같은 티타늄실리사이드층(23)은 오믹콘택(ohmic contact)을 형성해주기 위한 것으로, 700℃∼900℃의 온도에서 10초∼30초동안 급속열처리하여 형성한다.
다음으로, 미반응 티타늄막을 제거한 후, 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(22) 상에 티타늄나이트라이드막(TiN)을 증착한 후, 층간절연막(22) 표면이 드러날때까지 화학적기계적연마(CMP)를 진행하여 평탄화시킨다.
위와 같은 화학적기계적연마후에 스토리지노드콘택홀 내에는 티타늄나이트라이드 플러그(24)가 매립되며, 티타늄나이트라이드막 증착시 스토리지노드콘택홀을 충분히 갭필(Gapfill)하도록 TiCl4과 NH3를 이용한 원자층증착법(ALD) 또는 화학기상증착법(CVD)으로 300℃∼500℃에서 500Å∼1000Å 두께로 증착한다.
다음으로, 티타늄나이트라이드 플러그(24) 및 층간절연막(22) 상부에 식각배리어막(etch barrier, 25)과 몰드산화막(Mold oxide, 26)을 차례로 형성한다. 여기서, 식각배리어막(25)은 몰드산화막(26)에 대해 선택비를 갖는 실리콘질화막(silicon nitride)이고, 몰드산화막(26)은 캐패시터의 스토리지노드간 분리막으로 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), PSG(Phoshporus Silicate Glass) 또는 USG(Undoped Silicate Glass)을 이용한다.
다음으로, 식각배리어막(25)에서 식각이 멈출때까지 몰드산화막(26)을 식각하고 나서, 몰드산화막(26) 식각후 드러난 식각배리어막(25)을 식각하여 티타늄나이트라이드 플러그(24) 표면을 노출시키는 콘케이브 형태의 홈(27)를 형성한다. 여기서, 몰드산화막 식각의 용이성을 위해 하드마스크 폴리실리콘(Hardmask polysilicon)을 도입할 수 있다. 즉, 몰드산화막(26) 상에 하드마스크 폴리실리콘을 증착한 후, 스토리지노드를 정의하는 감광막패턴을 식각마스크로 하드마스크 폴리실리콘을 패터닝하고, 이어서, 감광막패턴을 제거하고, 패터닝된 하드마스크 폴리실리콘을 식각마스크로 몰드산화막(26) 및 식각배리어막(25)을 순차적으로 식각하여 티타늄나이트라이드 플러그(24) 표면을 노출시키는 콘케이브 형태의 홈(27)을 형성한다.
다음으로, 콘케이브 형태의 홈(27)을 포함한 전면에 폴리실리콘막(28)을 증착한다. 이때, 폴리실리콘막(28)은 도우프드(doped) 폴리실리콘막(28a)과 언도우프드(undoped) 폴리실리콘막(28b)을 인시튜(in-situ)로 증착한 것이다. 이때, 도우프드 폴리실리콘막(28a)과 언도우프드 폴리실리콘막(28b)의 총 두께는 300Å∼400Å이고, 도우프드 폴리실리콘막(28a) 대비 언도우프드 폴리실리콘막(28b)의 두께비는 1:3∼1:4로 유지한다.
이렇게 폴리실리콘막(28) 증착시 불순물이 도핑된 도우프드 폴리실리콘막(28a)과 불순물이 전혀 도핑되지 않은 언도우프드 폴리실리콘막(28b)을 인시튜로 형성하는 이유는, 불순물의 도핑 농도가 고농도인 폴리실리콘막에서는 실리콘 원자가 거의 이동되지 않아 MPS 그레인이 성장되지 않고 불순물이 도핑되지 않은 폴리실리콘막에서는 실리콘 원자가 빠르게 이동되어 MPS 그레인이 용이하게 성장되는 현상을 이용하기 위한 것이다. 즉, 불순물이 도핑된 도우프드 폴리실리콘막(28a)은 이후에 골격을 이루는 외벽이 되고, 불순물이 도핑되지 않은 언도우프드 폴리실리콘막(28b)은 MPS 그레인으로 된다.
이와 같은 폴리실리콘막(28) 증착시, 도핑되는 불순물로는 인(P)을 사용할 수 있고, 도우프드 폴리실리콘막(28a)의 증착과 동시에 인(P)을 도핑할 수 있다. 이때, 인(P)의 도핑 농도는 실리콘 소스가스 대비 인을 함유한 불순물 소스가스의 유량을 조절함으로써 조절할 수 있는데, 실리콘 소스가스로는 모노실란(monosilane), 디실란(disilane), 트리실란(trisilane), 디클로로실란(dichlorosilane) 등 실란계 가스를 사용하고, 인을 함유한 불순물소스가스는 PH3가스를 사용한다.
도 3b에 도시된 바와 같이, 폴리실리콘막(28)을 블랭킷 에치백(blanket etchback)하여 티타늄나이트라이드 플러그(24) 상부를 오픈시킨다. 즉, 블랭킷 에치백을 통해 몰드산화막(26) 상부의 폴리실리콘막(28)과 티타늄나이트라이드 플러그(24) 상부의 폴리실리콘막(28)을 제거하여 콘케이브 형태의 홈(27)의 측벽에만 폴리실리콘막(28)을 잔류시킨다.
이와 같이, 콘케이브 형태의 홈(27)의 측벽에만 폴리실리콘막(28)을 잔류시키는 이유는, 폴리실리콘막(28)과 티타늄나이트라이드 플러그(24)가 직접 접촉함에 따라 발생할 수 있는 비오믹콘택(non-ohmic contact) 현상을 방지하기 위한 것이다.
도 3c에 도시된 바와 같이, MPS 공정을 진행하여 콘케이브 형태의 홈(27)의 측벽에 MPS 그레인(29b)과 골격부(29a)로 이루어진 MPS 측벽(29)을 형성한다. 이때, 폴리실리콘막(28)의 언도우프드 폴리실리콘막(28b)이 MPS 그레인(29b)으로 성장하고, 도우프드 폴리실리콘막(28a)이 골격부(29a)를 형성한다.
MPS 그레인(29b)을 성장시키는 방법은 언도우프드 폴리실리콘막(28b) 표면에 실란계 가스를 이용하여 실리콘시드를 형성한 후, 700℃∼800℃의 온도에서 어닐링하여 실리콘을 이동시키므로써 이루어진다. 즉, 불순물이 도핑되지 않은 언도우프드 폴리실리콘막(28b)이 MPS 그레인(29b)으로 성장한다.
이렇게 MPS 그레인(29b)을 성장시킬 때, 도우프드 폴리실리콘막(28a)내 실리콘원자의 이동이 억제되는 반면 언도우프드 폴리실리콘막(28b)의 실리콘 원자는 이동하여 MPS 그레인(29b)으로 성장되는 것이다. 이때, 특히 MPS 그레인(29b)의 크기를 크게 하기 위해, 언도우프드 폴리실리콘막(28b)의 실리콘 원자가 대부분 이동되어 MPS 그레인(29b)으로 성장하게 하면, 언도우프드 폴리실리콘막(28b)의 실리콘 원자가 대부분 소진되어 MPS 그레인(29b)으로 성장하고 성장된 MPS 그레인(29b)들의 사이사이에는 골격부(29a)가 드러날 수 있다. 이렇게, 언도우프드 폴리실리콘막(28b)이 모두 소진되어 MPS 그레인(29b)으로 성장하더라도 인(P)의 도핑 농도가 높은 골격부(29a)에서는 실리콘 원자의 이동이 소량으로 억제되므로 최소한 골격부(29a) 두께 만큼의 MPS 측벽(29)의 골격이 유지된다.
도 3d에 도시된 바와 같이, MPS 측벽(29)이 형성된 홈(27)을 포함한 전면에스토리지노드 역할을 하는 티타늄나이트라이드막(TiN)을 형성한 후 화학적기계적 연마법으로 제거하여 티타늄나이트라이드막으로 된 실린더 형태의 스토리지노드(30)를 형성한다. 이때, 티타늄나이트라이드막은 스텝커버리지(Step coverage)가 우수한 원자층증착법(ALD)을 이용하여 증착하므로, 이하, 스토리지노드(30)를 SN_ALD_TiN(30)'이라고 약칭하기로 한다. 여기서, SN_ALD_TiN(30)은 100Å∼300Å 두께이다.
한편, 티타늄나이트라이드막을 제거할 때 연마재나 식각된 입자 등의 불순물이 SN_ALD_TiN(30) 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지가 좋은 예컨대, 포토레지스트로 실린더 내부를 모두 채운 후에, 몰드산화막(26) 표면이 노출될 때까지 연마를 수행하고, 실린더 내부의 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.
위와 같이 일련의 공정에 의해 형성되는 SN_ALD_TiN(30)은 MPS 측벽(29)에의해 표면이 울퉁불퉁하게 형성됨에 따라 그 표면적이 증가한다. 예컨대, MPS 측벽(29)없이 형성한 SN_ALD_TiN(30)에 비해 2배 이상의 표면적을 확보할 수 있다.
도 3e에 도시된 바와 같이, 전면에 유전막(31)과 플레이트노드(32)를 형성한다. 이때, 유전막(31)은 Al2O3, HfO2, Al2O3/HfO2의 적층, ZrO2, 하프늄실리케이트(Hf-silicate), 알루미늄실리케이트(Al-silicate), 지르코늄실리케이트(Zr-silicate)를 원자층증착법(ALD)으로 40Å∼100Å 두께로 증착한 것이고, 플레이트노드(32)는 TiCl4과 NH3를 이용한 원자층증착법(ALD) 또는 화학기상증착법(CVD)으로 200Å∼500Å 두께로 증착한 후 그 위에 물리기상증착법으로 300Å∼500Å 두께로 증착한 티타늄나이트라이드막(TiN)이다. 이와 같이, 플레이트노드(32)를 증착할 때 먼저 스텝커버리지 특성이 우수한 원자층증착법 또는 화학기상증착법으로 진행하는 이유는 실린더 바닥까지 충분히 갭필하기 위한 것이다.
한편, 유전막(31)이 고유전상수를 갖는 막이므로 후속 공정으로 치밀화 및 누설전류 특성 향상을 위해 저온에서 열처리하는데, 450℃∼550℃의 저온에서 급속열처리로 질소(N2) 또는 진공(Vacuum) 분위기에서 30초∼120초동안 열처리한다. 이때, 450℃∼550℃ 온도는 스토리지노드로 사용된 티타늄나이트라이드막이 열처리도중 산화되지 않는 온도이다.
전술한 바와 같은 제1실시예에 따르면, 콘케이브 구조의 MIM 캐패시터이면서도 MPS 측벽(29)에 의해 스토리지노드인 SN_ALD_TiN(30) 표면이 울퉁불퉁하게 형성되어 그 표면적이 증대된다. 따라서, 충분한 캐패시턴스를 확보하기 위해 몰드산화막(26)의 높이를 높이지 않아도 된다. 즉, 몰드산화막(26)의 높이에 의해 결정되는 스토리지노드의 높이를 낮추어도 요구되는 캐패시턴스를 충분히 확보할 수 있기 때문에 몰드산화막(26) 식각에 대한 부담을 줄일 수 있다. 또한, MPS 측벽이 없는 MIM 캐패시터와 MPS 측벽이 구비된 MIM 캐패시터가 동일한 유효산화막 두께(Tox)를 갖는다고 할 때, MPS 측벽이 구비된 MIM 캐패시터는 그 표면적이 증대됨에 따라 스토리지노드의 높이를 낮추어도 MPS 측벽이 없는 MIM 캐패시터가 갖는 캐패시턴스를 충분히 확보할 수 있다.
도 4는 본 발명의 제2실시예에 따른 MIM 캐패시터의 구조를 도시한 도면으로서, 60nm급 MIM 캐패시터를 도시하고 있다.
도 4에 도시된 바와 같이, 트랜지스터 등 하부구조가 형성된 반도체 기판(21) 상부에 층간절연막(22)이 형성되고, 층간절연막(22)을 관통하는 콘택홀 내부에 티타늄나이트라이드 플러그(24)가 매립되어 있다. 여기서, 티타늄나이트라이드 플러그(24)와 반도체 기판(21) 사이에는 오믹콘택을 형성해주기 위한 티타늄실리사이드(23)가 형성되어 있다.
그리고, 티타늄나이트라이드 플러그(24) 상부에 실린더 형태의 스토리지노드인 SN_ALD_TiN(30)이 형성되는데, SN_ALD_TiN(30)은 스텝커버리지 특성이 우수한 원자층증착법(ALD)으로 티타늄나이트라이드막(TiN)을 증착한 것이다.
그리고, SN_ALD_TiN(30)의 외주면을 에워싸는 골격부(29b)와 SN_ALD_TiN(30)과 골격부(29b) 사이에 형성된 MPS 그레인(29a)으로 이루어진 MPS 측벽(29)이SN_ALD_TiN(30)의 외주면을 따라 형성되어 있다. 여기서, MPS 측벽(29)은 외벽의 골격을 이루는 골격부(29a)와 표면적 증대를 위한 MPS 그레인(29a)으로 이루어져 있고, MPS 측벽(29)은 전술한 바와 같이 도우프드 폴리실리콘막과 언도우프드 폴리실리콘막을 이용하여 형성한 것이다. 즉, 골격부(29a)는 도우프드 폴리실리콘막이고, MPS 그레인(29b)는 언도우프드 폴리실리콘막이다.
그리고, SN_ALD_TiN(30) 상부에 유전막(31)과 플레이트노드(32)가 형성된다. 여기서, 유전막(31)은 고유전상수를 갖는 Al2O3, HfO2, Al2O3/HfO2의 적층, ZrO2, 하프늄실리케이트(Hf-silicate), 알루미늄실리케이트(Al-silicate), 지르코늄실리케이트(Zr-silicate)이고, 플레이트노드(32)는 티타늄나이트라이드막(TiN)이다.
위와 같이, 제2실시예에 따른 캐패시터는 제1실시예와 달리 실린더 형태의 스토리지노드인 SN_ALD_TiN(30) 상부에 유전막(31)과 플레이트노드(32)가 형성된 실린더 구조의 MIM 캐패시터이다. 특히, 제2실시예의 캐패시터는 실린더 구조의 MIM 캐패시터이면서도 MPS 측벽(29)에 의해 스토리지노드인 SN_ALD_TiN(30) 표면이 울퉁불퉁하게 형성되어 그 표면적이 증대된 것이다.
한편, 제2실시예와 같이 실린더 구조의 캐패시터를 형성하기 위해서는 도 3d까지 형성된 구조물에서 몰드산화막(26)을 제거한 후 유전막(31)과 플레이트노드(32)를 형성하면 된다. 따라서, 제2실시예또한 충분한 캐패시턴스를 확보하기 위해 몰드산화막(26)의 높이를 높이지 않아도 된다. 즉, 몰드산화막(26)의 높이에 의해 결정되는 스토리지노드의 높이를 낮추어도 요구되는 캐패시턴스를충분히 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 MPS 공정을 MIM 캐패시터에 적용하므로 80nm급의 캐패시터 제조시 실린더 구조가 아닌 콘케이브 구조로 형성할 수 있어 집적화 및 양산이 유리한 효과가 있다.
또한, 실린더 구조가 가능한 60nm급 캐패시터에서는 스토리지노드의 높이를 상대적으로 낮출 수 있으므로 후속 금소배선 콘택(M1C)을 위한 깊이또한 낮아져 금속배선 공정에 대한 투자부담을 감소시킬 수 있는 효과가 있다.

Claims (15)

  1. 반도체 기판 상부에 형성된 층간절연막;
    상기 층간절연막 내에 매립된 플러그;
    상기 플러그를 오픈시키는 콘케이브형 홈을 갖는 몰드산화막;
    상기 콘케이브형 홈의 측벽에 구비된 MPS 측벽;
    상기 콘케이브형 홈의 바닥 및 상기 MPS 측벽 상에 형성된 금속막질의 스토리지노드;
    상기 스토리지노드 및 상기 몰드산화막 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 금속막질의 플레이트노드
    를 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 MPS 측벽은,
    상기 콘케이브형 홈의 측벽에 직접 접하는 골격부; 및
    상기 골격부 표면에 형성된 MPS 그레인
    을 포함하는 것을 특징으로 하는 캐패시터.
  3. 제2항에 있어서,
    상기 골격부는 도우프드 폴리실리콘막이고, 상기 MPS 그레인은 언도우드프 폴리실리콘막인 것을 특징으로 하는 캐패시터.
  4. 제1항에 있어서,
    상기 스토리지노드는 티타늄나이트라이드막인 것을 특징으로 하는 캐패시터.
  5. 제1항에 있어서,
    상기 플러그는 티타늄나이트라이드막인 것을 특징으로 하는 캐패시터.
  6. 층간절연막;
    상기 층간절연막 내에 매립된 플러그;
    상기 플러그 상부에 형성된 실린더 형태의 금속막질의 스토리지노드;
    상기 스토리지노드의 외주면에 형성된 MPS 측벽;
    상기 스토리지노드 및 MPS 측벽 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 금속막질의 플레이트노드
    를 포함하는 캐패시터.
  7. 제6항에 있어서,
    상기 MPS 측벽은,
    상기 스토리지노드의 외주면을 에워싸는 골격부; 및
    상기 스토리지노드와 상기 골격부 사이에 형성된 MPS 그레인
    을 포함하는 것을 특징으로 하는 캐패시터.
  8. 제7항에 있어서,
    상기 골격부는 도우프드 폴리실리콘막이고, 상기 MPS 그레인은 언도우드프 폴리실리콘막인 것을 특징으로 하는 캐패시터.
  9. 제6항에 있어서,
    상기 스토리지노드는 티타늄나이트라이드막인 것을 특징으로 하는 캐패시터.
  10. 제6항에 있어서,
    상기 플러그는 티타늄나이트라이드막인 것을 특징으로 하는 캐패시터.
  11. 반도체 기판을 노출시킨 홀에 플러그가 매립된 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 플러그를 오픈시키는 콘케이브형 홈을 갖는 몰드산화막을 형성하는 단계;
    상기 콘케이브형 홈의 측벽에 MPS 그레인을 포함하는 측벽을 형성하는 단계;
    상기 콘케이브형 홈의 바닥 및 상기 측벽 상에 상기 플러그와 연결되는 금속막질의 스토리지노드를 형성하는 단계; 및
    상기 스토리지노드 및 상기 몰드산화막 상에 유전막과 금속막질의 플레이트노드를 차례로 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  12. 제11항에 있어서,
    상기 MPS 그레인을 포함하는 측벽을 형성하는 단계는,
    상기 콘케이브형 홈을 포함한 상기 몰드산화막 상에 폴리실리콘막을 증착하는 단계;
    상기 폴리실리콘막을 블랭킷 에치백하여 상기 플러그 상부를 오픈시키면서 상기 콘케이브형 홈의 측벽에 접하는 폴리실리콘막을 잔류시키는 단계; 및
    MPS 공정을 진행하여 상기 폴리실리콘막 표면에 MPS 그레인을 성장시키는 단계
    를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 폴리실리콘막은,
    도우프드 폴리실리콘막과 언도우프드 폴리실리콘막을 인시튜로 증착하며, 상기 언도우프드 폴리실리콘막이 상기 MPS 그레인으로 성장되는 것을 특징으로 하는 캐패시터의 제조 방법.
  14. 제13항에 있어서,
    상기 도우프드 폴리실리콘막과 상기 언도우프드 폴리실리콘막의 총 두께는 300Å∼400Å이고, 상기 도우프드 폴리실리콘막 대비 상기 언도우프드 폴리실리콘막의 두께비는 1:3∼1:4로 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.
  15. 제11항에 있어서,
    상기 스토리지노드는,
    원자층증착법으로 형성한 티타늄나이트라이드인 것을 특징으로 하는 캐패시터의 제조 방법.
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