KR100722997B1 - 반도체 장치의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 종래의 제조방법을 사용하면서도 제한된 면적에서 높은 캐패시턴스를 가지는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 스토리지 노드 콘택플러그 상에 도전성 실리콘막으로 스토리지 전극을 형성하는 단계; 상기 스토리지전극의 표면에 반구형실리콘그레인을 형성하는 단계; 상기 스토리지전극에 불순물을 도핑함과 동시에 인시츄로 그 표면을 질화시키는 단계; 상기 표면이 질화된 스토리지 전극 상에 유전체 박막을 형성하는 단계; 상기 유전체 박막 내부의 불순물을 제거하기 위해 제1급속열처리공정을 실시하는 단계; 상기 유전체 박막 상에 도전성 실리콘막으로 플레이트 전극을 형성하는 단계; 및 상기 스토리지 전극 및 상기 플레이트 전극에 형성되는 공핍층을 제거하기 위한 제2급속열처리 공정을 실시하는 단계를 포함하고, 상기 제2급속열처리 공정은 상기 제1급속열처리공정보다 더 높은 온도에서 진행하는 반도체 장치의 캐패시터 제조방법을 제공한다.

반도체, 캐패시터, 준안정성 폴리실리콘막, 열처리.

Description

반도체 장치의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}

도1a 내지 도1d는 종래 기술에 의한 반도체 장치의 캐패시터 제조공정 단면도.

도2a 내지 도2f는 본 발명의 바람직한 실시예에 의한 반도체 장치의 캐패시터 제조공정 단면도.

도3은 본 발명에 의해 제조된 캐패시터와 종래기술에 의해 제조된 캐패시터의 캐패시턴스를 나타내는 그래프.

도4는 본 발명에 의해 캐패시터를 제조함으로서 부가적으로 생기는 효과를 나타내는 그래프.

* 도면의 주요부분에 대한 부호의 설명

30 : 기판

31 : 활성영역

32 : 층간절연막

33 : 콘택플러그

34 : 식각멈춤막

35 : 캐패시터 형성용 절연막

36 : 캐패시터 형성용 홀

38 : 스토리지 전극

39 : 반구형 실리콘 그레인

40 : 유전체 박막

41 : 플레이트 전극

본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.

최근 반도체 제조 기술의 발달과 더불어 메모리 장치의 수요가 급증함에 따라 좁은 면적에 높은 캐패시턴스를 요구하게 되었다. 캐패시터의 정전용량(capacitance)은 유전체의 유전율과 면적에 비례하고, 두께에 반비례한다.

장치가 고집적화되어 감에 따라, 캐패시터 용량을 극대화하기 위한 방법으로, 전극간의 유전체를 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법 또는 유전체의 두께를 줄이는 방법 등이 제안되었다.

이중에서 캐패시터 면적을 증가시키려는 노력은 첫째, 캐패시터를 3차원으로 디자인하여 보다 큰 표면적의 전극막을 확보하는 것으로 이루어졌다. 3차원 캐패시터로는 실린더형(Sylinder), 콘케이브형(Concave)등이 있다.

둘째, 전하저장의 표면에 요철을 주어 유효 면적을 증가시킴으로서 축전량을 확보하려는 시도인데, 준안정성 폴리실리콘막(Metastable PolySilicon) 즉, 반구형 실리콘 그레인(Grain)을 전극 표면에 증착하여 전극의 표면적을 증가시키는 방법이다.

반구형 실리콘 그레인(Hemispherical Shaped Grains, HSG)은 LPCVD(low pressure chemical vaper deposition) 시스템에서 실리콘을 약 580℃ 근방에서 증착할 때, 폴리실리콘 표면이 반구형형태로 증착되는 것을 말한다. 580℃의 온도는 증착된 실리콘의 구조가 비정질에서 다결정으로 변하는 천이 구역에 해당되며, 이 천이 구역은 온도와 압력, 시드물질(Seed material)로 사용되는 SiH₄의 유속 등에 의해 조정될 수 있다.

전극의 표면을 이처럼 요철을 만들어 표면적을 증가시킬 경우, 평탄화 전극 구조에 비해 약 2 배 가량 캐패시턴스(capacitance)을 증가시킬 수 있다.

그러나 반도체 장치가 더 고집적화되면서 보다 제한된 면적에서 캐패시터를 제조함에 따라서 반구형 실리콘 그레인을 형성한 전극의 표면으로도 충분한 캐패시턴스를 확보하는데 어려움을 겪고 있다.

도1a 내지 도1d는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도로서, 특히 3차원 콘케이브형의 캐패시터 제조방법이다.

도1a에 도시된 바와 같이, 캐패시터 제조방법은 활성영역(11)이 형성된 반도체 기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀(을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성한다.

이어서 식각멈춤막(14)을 형성하고, 그 상부에 캐패시터 형성용 절연막(15)을 캐패시터가 형성될 높이만큼 형성한 다음, 콘택플러그(13)가 노출되도록 캐패시터 형성용 절연막(15)을 선택적으로 제거하여 캐패시터 형성용 홀(16)을 형성한다.이 때 캐패시터 형성용 절연막(15)을 먼저 식각하고, 이 공정에서는 식각멈춤막(14)이 식각공정을 정지하는 베리어 역할을 한다. 이후에 콘택플러그(13)가 노출되도록 식각멈춤막(14)를 선택적으로 제거한다.

이어서, 도1b에 도시된 바와 같이, 도전성 실리콘막을 이용하여 캐패시터 형성용 홀(16)의 내부에 스토리지 전극(17)을 형성한다.

이어서 도1c에 도시된 바와 같이, 스토리지 전극(17) 상에 울퉁불퉁한 구조인 엠보싱 형상의 반구형 실리콘 그레인(18)을 캐패시터의 스토리지 전극(17)상에 형성한다.

이어서 도1d에 도시된 바와 같이, 유전체 박막(18)으로 Al₂O₃박막을 스토리지 전극(17) 상에 형성한다. 이어서 유전체 박막(19)상에 도전성막으로 플레이트 전극(20)을 형성한다.

전술한 바와 같이,점점 더 반도체장치가 고집적화 되면서, 제한된 면적에서 일정한 캐패시턴스를 확보하기 하는데 있어서, 캐패시터의 스토리지 전극상에 만을 형성하는 것으로는 한계를 보이고 있다. 따라서 일정한 캐패시턴스를 확보하기 위해 스토리지 전극의 형태를 3차원으로 형성하고, 스토리지 전극의 표면에 반구형실리콘그레인을 형성하고 있다. 또한, 유전체 박막으로 고유전율을 가지는 Al₂O₃박막을 사용하고 있다.

그러나, 점점더 고집적화되는 메모리 장치(예를 들어 100nm 기술)에서는 전술한 바와 같이 해도 원하는 커패시턴스를 확보하기가 점점 더 힘들어 지고 있다. 제조된 캐패시터가 원하는 일정한 양의 캐패시턴스가 확보되지 않을 경우에는 메모리 장치같은 반도체 장치에서는 리프레쉬 특성을 저하시키고, 데이터의 센셍 마진(sensing margin)을 감소시켜 웨이퍼의 수율을 심각하게 감소시키는 직접적인 원인이 된다.

본 발명은 종래의 제조방법을 사용하면서도 제한된 면적에서 높은 캐패시턴스를 가지는 캐패시터 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 스토리지 노드 콘택플러그 상에 도전성 실리콘막으로 스토리지 전극을 형성하는 단계; 상기 스토리지전극의 표면에 반구형실리콘그레인을 형성하는 단계; 상기 스토리지전극에 불순물을 도핑함과 동시에 인시츄로 그 표면을 질화시키는 단계; 상기 표면이 질화된 스토리지 전극 상에 유전체 박막을 형성하는 단계; 상기 유전체 박막 내부의 불순물을 제거하기 위해 제1급속열처리공정을 실시하는 단계; 상기 유전체 박막 상에 도전성 실리콘막으로 플레이트 전극을 형성하는 단계; 및 상기 스토리지 전극 및 상기 플레이트 전극에 형성되는 공핍층을 제거하기 위한 제2급속열처리 공정을 실시하는 단계를 포함하고, 상기 제2급속열처리 공정은 상기 제1급속열처리공정보다 더 높은 온도에서 진행하는 반도체 장치의 캐패시터 제조방법을 제공한다.

삭제

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 및 도2f는 본 발명의 바람직한 실시예에 의한 반도체 장치의 캐패시터 제조공정 단면도이다.

도2a에 도시된 바와 같이, 본 실시예에 따른 캐패시터 제조방법은 먼저 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 폴리실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(33)를 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

이어서 질화막계열의 절연막으로 식각멈춤막(34)을 형성하고 그 상부에 캐패시터의 스토리지 전극이 형성될 높이만큼 캐패시터 형성용 절연막(35)를 형성한다. 여기서 여기서 캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)등을 이용하여 형성할 수 있다.

이어서 도2b에 도시된 바와 같이, 스토리지 노트 콘택플러그(33)의 상부에 형성된 캐패시터 형성용 절연막(35)을 선택적으로 제거하여 캐패시터 형성용 홀(36)을 형성한다. 여기서 제거하는 공정은 습식식각 또는 건식식각공정을 이용한다. 이 때 식각멈춤막(34)으로 사용된 질화막 계열의 절연막이 캐패시터 형성용 홀을 형성하기 위한 식각공정에서 식각정지막의 역할을 한다.

이이서 도2c에 도시된 바와 같이, 캐패시터 형성용 홀(36)의 바닥에 있는 식각멈춤막(34)을 제거한다.

이어서 도2d에 도시된 바와 같이, 캐패시터 형성용 홀(36) 내부에 도전성 폴리실리콘막을 이용하여 스토리지 전극(38)을 형성한다.

여기서 스토리지 전극(38)은 먼저 N+ 도핑된 폴리실리콘을 200 ~ 500Å범위로 형성하고, 그 상부에 비도핑된 폴리실리콘을 80 ~ 200Å범위로 형성한다.

이어서 도2e에 도시된 바와 같이, 반구형실리콘 그레인(39)을 스토리지 전극(38)의 표면에 형성시킨다. 이 때 반구형 실리콘 그레인을 성장시키는 공정은 Si₂H₆은 2 ~ 20 sccm, 온도는 550 ~ 700℃ 범위에서 Heat-up/Vent/Seed/Anneal 시간을 각각 50초/10초/X초/Y초로 진행하며, 이 때 X는 100 ~ 300초 범위이며, Y는 250 ~ 400초 범위로 진행한다.

이어서 스토리지 노드 전극(38)에 PH₃를 이용하여 도핑공정을 실시하고, 인시츄(in-situ)로 그 표면을 질화시킨다. 여기서 PH₃를 이용한 도핑공정은 550 ~ 800℃, 압력은 1 ~ 10Torr, 30분 ~ 2시간동안 실시한다. 또한 질화공정은 600 ~ 800℃, 압력은 1 ~50Torr, 30분 ~ 2시간동안 실시하여 4~ 10Å의 두께로 질화시킨다. 여기서 폴리실리콘의 표면질화 공정은 캐패시터의 누설전류 방지를 위한 것이다.

이어서 도2f에 도시된 바와 같이, 스토리지 전극(38)의 표면상에 유전체 박막(40)을 형성한다. 여기서 유전체 박막(40)은 금속유기화학 증착법 또는 원자층 증착법을 적용하여 SIO₂, SiO₂/Si₃N₄혼합막, TaON, Ta₂ O₅, TiO₂,Ta-Ti-O혼합막, Al₂O₃, HfO₂, HfO₂/Al₂O₃, SrTiO₃, (Ba,Sr)TiO₃ 또는 (Pb,Sr)TiO₃ 에서 하나를 선택하여 30 ~ 100Å 범위로 형성한다.

유전체 박막(40)으로 Al₂O₃막을 사용하고 원자층증착법을 이용하는 경우에는 공정온도를 25 ~ 500℃ 범위로 유지한 다음 먼저 알루미늄 소스인 Tri Methyl Aluminum(TMA, Al(CH₃)₃)을 0.1 ~ 5초의 범위내에서 플로우시킨다. 이어서 원자층을 형성한 소스이외의 미반응 소스를 제거하기 위해 N₂ 가스를 0.1 ~ 5초의 범위로 플로우시킨다. 이어서 반응가스인 O₃ 가스를 0.1 ~ 5초간 플로우시켜 전극 표면에 산소 원자층이 형성되도록 한다. 이어서 미반응 O₃가스를 제거하기 위해 N₂가스를 0.1 ~ 5초간 플로우시킨다. 상기의 과정을 반복하여 Al₂O₃막을 원하는 두께만큼 형성시킨다.

이어서 유전체 박막의 내부에 형성된 불순물제거를 위해 급속열처리(Rapid Thermal Process) 공정을 실시한다. 이 때의 공정조건은 N₂분위기에서 300 ~ 800℃, 30초 ~ 5분의 범위내에서, 700 ~ 800Torr(바람직하게 760Torr)에서 진행한다.

이어서 유전체 박막(41) 상부에 도전성 폴리실리콘막으로 플레이트 전극(41)을 1500 ~ 300Å 두께로 형성한다.

이어서 제조완료된 캐패시터의 캐패시턴스 향상을 위해 급속열처리 공정을 실시한다. 이 때의 공정조건은 N₂분위기에서 800 ~ 900℃, 10초 ~ 300초의 범위내에서 진행한다.

상기의 상부전극까지 형성한 상태에서 실시하는 급속열처리는 스토리지 전극(38)과 플레이트 전극(41)로 사용된 N+도핑된 폴리실리콘을 활성화시켜 공핍층을 최소화시킴으로서 캐패시턴스를 최대화하려고 하는 공정이다.

또한, 유전체 박막을 형성한 후에 상기의 급속열처리 공정을 진행하게 되면, 스토리지 전극(38)과 유전체 박막사이에 저유절율의 산화막이 생성되어 오히려 캐패시터의 캐패시턴스가 떨어지게 된다. 따라서 반드시 상부전극 즉, 플레이트 전극(41)이 형성된 이후에 급속열처리를 실시해야만 스토리지 전극(38)과 플레이트 전극(41)의 공핍층이 최소화되어 캐패시턴스가 증가되는 것이다.

또한 여기서의 급속열처리 공정으로 인해 캐패시터의 ΔCs(Cs+0.8V - Cs-0.8V)가 감소되는효과가 있다. 여기서 ΔCs는 캐패시터의 플레이트 전극에 +0.8V의 전압을 인가한 상태에서 측정한 캐패시턴스와 캐패시터의 플레이트 전극에 -0.8V의 전압을 인가한 상태에서 측정한 캐패시턴스의 차이값을 말한다.

상기 ΔCs는 그 값이 작을 수록 캐패시터의 특성이 좋은 것인데, 전술한 플레이트 전극을 형성하고 난 후의 급속 열처리 공정으로 인해 ΔCs이 줄어드는 것이다.

또한, 전술한 플레이트 전극을 형성하고 난 후의 급속 열처리 공정은 스토리지 전극상에 반구형 실리콘 그레인을 형성하고, PH₃ 도핑후에 실시하여 동일한 효과를 얻을 수 있다. 그러나 바람직하게는 플레이트 전극을 형성하고 전술한 급속열처리 공정을 진행하는 것이 바람직하다.

도3은 본 발명에 의해 제조된 캐패시터와 종래기술에 의해 제조된 캐패시터의 캐패시턴스를 나타내는 그래프로서, 종래기술에 의해 플레이트 전극 형성후 급속열처리 공정을 하지않을 때와 본 발명에 의한 급속열처리 공정을 진행했을 때의 캐패시터를 나타내는 것이다.

도3의 (a)는 플레이트전극에 +0.8V 전압을 인가하였을 때의 종래기술에 의해 플레이트 전극 형성후에 급속열처리 공정을 실시하지 않았을 때의 캐패시턴스와, 본 발명에 의해 플레이트 전극 형성후에 급속열처리 캐패시턴스를 나타내는 그래프이다. 도3의 그래프는 웨이퍼의 여러 위치에서 캐패시턴스를 측정하여 범위를 나타내는 것이고 가운데 라인은 평균 캐패시턴스를 나타내는 것이다.

도시된 바와 같이, 급속열처리를 실시했을 때가 캐패시턴스가 더 증가됨을 알 수 있다.

또한, 도3의 (b)는 플레이트전극에 -0.8V 전압을 인가하였을 때의 종래기술에 의해 플레이트 전극 형성후에 급속열처리 공정을 실시하지 않았을 때의 캐패시턴스와 본 발명에 의해 플레이트 전극 형성후에 급속열처리 캐패시턴스를 나타내는 그래프이다.

도시된 바와 같이, 급속열처리를 실시했을 때가 캐패시턴스가 더 증가됨을 알 수 있다. 또한, 도3의 (a)와 (b)에 나타난 캐패시턴스의 차이를 비교하여도 본 발명에 의해 캐패시턴스의 차이가 더 적음을 알 수 있다. 하나의 캐패시터에서 인가되는 전압에 따라 변동되는 캐패시턴스의 값을 적을 수록 더 좋은 특성을 나타내는 것이다.

또한 본 발명에 의해서 캐패시터의 플레이트 전극을 형성하고 나서 실시하는 급속열처리에 의해서 하부구조인 모스트랜지스터의 특성이 개선되는 효과가 있는데, 이를 나타내는 것이 도4이다.

도4는 본 발명에 의해 캐패시터를 제조함으로서 부가적으로 생기는 효과를 나타내는 그래프로서, 각각 (a)는 N+ 활성영역의 저항특성에 대한 그래프이고, (b)는 비트라인콘택 플러그와 N+활성영역간의 접촉저항특성에 대한 그래프이고, (c)는 비트라인콘택 플러그와 P+활성영역간의 접촉저항특성에 대한 그래프이다.

도4는 한 웨이퍼내에서 여러영역에 대한 저항값의 범위를 나타내는 것인데, 각각의 그래프에서 좌측 사각형안에 있는 것이 종래기술에 의한 것이고, 우측사각형안에 있는 것이 본 발명에 의한 급속열처리 공정을 실시한 후의 저항특성을 나타내는 것이다.

도4에 도시된 바와 같이, (a),(b),(c)에서 본 발명에 의해 급속열처리 공정을 실시한 후의 저항값(전체적인 경향)이 종래에 급속열처리를 하지 않은 경우보다 더 낮을 것을 알 수 있다.

이 상에서 살펴보면 바와 같이, 본 발명에 의해서 캐패시터를 제조하는데 있어서, 캐패시터의 플레이트 전극까지 형성한 후에 N₂분위기에서 800 ~ 900℃의 고온에서 10초 ~ 300초의 범위내에서, 700 ~ 800Torr(바람직하게 760Torr)에서 급속열처리를 진행하게 되면, 유전체 박막과 캐패시터의 스토리지 노드 전극사이에 발생하는 산화막이 생기지 않도록 하면서도, 스토리지 노드 전극과 플레이트전극의 폴리실리콘층에 생기는 공핍층을 최소화시킨다. 따라서 도3에 도시된 바와 같이, 캐패시턴스 차이값(ΔCS)은 감소시키고, 캐패시턴스(Cs)가 향상되어 캐패시터의 특성이 증가되는 효과를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 종래의 제조공정을 그대로 사용하면서도, 캐패시터의 유전체 박막과 스토리지 노드 전극사이에 발생하는 산화막의 형성을 억제하고, 공핍층을 최소화시켜, 종래보다 높은 캐패시턴스를 가지는 캐패시터를 얻을 수 있다.

Claims (10)

1. 삭제
2. 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 관통하여 상기 활성영역과 연결되는 스토리지 노드 콘택플러그를 형성하는 단계;

   상기 스토리지 노드 콘택플러그 상에 도전성 실리콘막으로 스토리지 전극을 형성하는 단계;

   상기 스토리지전극의 표면에 반구형실리콘그레인을 형성하는 단계;

   상기 스토리지전극에 불순물을 도핑함과 동시에 인시츄로 그 표면을 질화시키는 단계;

   상기 표면이 질화된 스토리지 전극 상에 유전체 박막을 형성하는 단계;

   상기 유전체 박막 내부의 불순물을 제거하기 위해 제1급속열처리공정을 실시하는 단계;

   상기 유전체 박막 상에 도전성 실리콘막으로 플레이트 전극을 형성하는 단계; 및

   상기 스토리지 전극 및 상기 플레이트 전극에 형성되는 공핍층을 제거하기 위한 제2급속열처리 공정을 실시하는 단계를 포함하고,

   상기 제2급속열처리 공정은 상기 제1급속열처리공정보다 더 높은 온도에서 진행하는 반도체 장치의 캐패시터 제조방법.
3. 제 2 항에 있어서,

   상기 제2급속열처리 공정은 800∼900℃범위에서 실시하고, 상기 제1급속열처리공정은 300∼800℃ 범위에서 실시하는 반도체 장치의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   상기 제2급속열처리 공정은 700∼800Torr 압력하에서 10초 ~ 300초의 범위에서 실시하는 반도체 장치의 캐패시터 제조방법.
5. 제 4 항에 있어서,

   상기 제2급속열처리 공정은 N₂ 분위기에서 실시하는 반도체 장치의 캐패시터 제조방법.
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 삭제

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