KR20020083773A - 반도체소자의 캐패시터 및 그 제조방법 - Google Patents

반도체소자의 캐패시터 및 그 제조방법 Download PDF

Info

Publication number
KR20020083773A
KR20020083773A KR1020010023407A KR20010023407A KR20020083773A KR 20020083773 A KR20020083773 A KR 20020083773A KR 1020010023407 A KR1020010023407 A KR 1020010023407A KR 20010023407 A KR20010023407 A KR 20010023407A KR 20020083773 A KR20020083773 A KR 20020083773A
Authority
KR
South Korea
Prior art keywords
layer
forming
mps
capacitor
charge storage
Prior art date
Application number
KR1020010023407A
Other languages
English (en)
Other versions
KR100401503B1 (ko
Inventor
이기정
홍병섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0023407A priority Critical patent/KR100401503B1/ko
Priority to DE10163345A priority patent/DE10163345B4/de
Priority to JP2001395404A priority patent/JP4111427B2/ja
Priority to US10/026,770 priority patent/US6656789B2/en
Priority to TW090132800A priority patent/TW517330B/zh
Priority to CN01145493A priority patent/CN1384539A/zh
Priority to GB0131107A priority patent/GB2375229B/en
Publication of KR20020083773A publication Critical patent/KR20020083773A/ko
Application granted granted Critical
Publication of KR100401503B1 publication Critical patent/KR100401503B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로, 반도체기판을 제공하는 단계; 상기 반도체기판상에 콘택홀을 가진 층간절연막을 형성하는 단계; 상기 콘택홀내에 콘택플러그를 형성하는 단계; 상기 콘택플러그을 포함한 층간절연막상에 상기 콘택플러그와 전기적으로 연결되는 MPS 구조의 전하저장전극을 형성하는 단계; 상기 MPS 구조의 전하저장전극을 인(phosphorus) 가스 분위기하에서 열도핑 처리하는 단계; 상기 전하저장 전극상에 TaON 유전체막을 형성하는 단계; 상기 TaON 유전체막을 아닐링 처리하는 단계; 및 상기 TaON 유전체막상에 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 캐패시터 및 그 제조방법{Method for fabricating capacitor of semiconductor device}
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 고유전율의 TaON 유전체막을 이용하여 고집적 메모리소자에 적합한 캐패 시터를 제조할 수 있는 반도체소자의 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로, 미세화된 반도체공정기술의 발달로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀의 면적이 크게 감소됨은 물론 동작전압의 저전압화가 이루어지고 있다.
그러나, 기억소자의 동작에 필요한 충전용량은 셀면적의 감소에도 불구하고, 소프트에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해 25 fF/cell 이상의 충분한 충전용량이 요구되고 있다.
종래에는 질화막/산화막(NO) 구조에서와 같이, 질화막을 유전체로 사용하고 있는 DRAM용 캐패시터의 경우에는 유효 표면적을 증대시켜 충전용량을 확보하기 위하여 하부전극을 3차원 구조로 형성하거나 하부전극의 높이를 높게 하였다.
그러나, 하부전극을 3차원 구조로 형성하는 것은 공정상의 어려움으로 인해 충전용량을 확보하는데 한계가 있다.
또한, 하부전극의 높이를 높게 하는 것은 높이가 증가되면서 생기는 셀지역과 주변회로지역간의 단차 차이로 인해 후속 노광공정시 초점심도(Depth of Focus)가 확보되지 않아 배선공정 이후의 집적공정시에 악영향을 미치게 된다.
따라서, 종래의 NO 구조의 캐패시터로는 256 M이상의 차세대 DRAM 소자에 필요한 충전용량을 확보하는데 한계가 있다.
최근에는 이러한 NO 캐패시터의 한계를 극복하고자 유전상수값이 4 내지 5인 NO박막 대신에 유전상수값이 25 내지 27인 Ta2O5박막을 유전체막으로 이용하는 Ta2O5캐패시터의 개발이 이루어지고 있다.
그러나, 상기 Ta2O5박막은 불안정한 화학 양론비를 갖고 있기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta 원자가 박막내에 존재하게 된다. 즉, Ta2O5박막은 물질 자체의 불안정한 화학적 조성비 때문에 박막내에는 산소공공(Oxygen vacancy) 상태의 치환형 Ta 원자가 항시 국부적으로 존재할 수밖에 없다.
특히, Ta2O5박막의 산소공공의 수는 성분들의 함량과 결합정도에 따라 다소의 차이는 있을 수 있지만 완전하게 제거할 수는 없다.
결과적으로, 캐패시터의 누설전류를 방지하기 위해, Ta2O5박막의 불안정한 화학양론비를 안정화시켜 유전체박막내에 잔존해 있는 치환형 Ta 원자를 산화시키는 별도의 산화공정이 필요하다.
또한, Ta2O5박막은 상부전극 및 하부전극으로 사용되는 폴리실리콘(옥사이드계 전극) 또는 TiN(금속계 전극)과의 산화반응성이 크기 때문에 박막내에 존재하는 산소가 계면으로 이동하여 저유전산화층을 형성함과 동시에계면의 균질성을 크게 떨어 뜨린다.
그리고, 박막 형성시에 Ta2O5박막의 전구체(precursor)인 Ta(OC2H5)5의 유기물과 O2또는 N2O 가스의 반응으로 인해 불순물인 탄소(C)원자와 C, CH4 ,C2H4등과 같은 탄소화합물 및 수분(H2O)이 함께 존재하게 된다.
결국, Ta2O5박막내에 불순물로 존재하는 탄소원자(Carbon), 이온과 라디칼(Radical) 뿐만아니라 산소공공으로 인하여 캐패시터의 누설전류가 증가하게 되고 유전특성이 열화되는 문제점을 갖고 있다.
한편, 종래에는 이와 같은 문제점을 극복하기 위해 N2O 또는 O2분위기하에서 전기로 또는 RTP를 이용하여 후속 열처리(산화공정)하는 기술등이 제안되기도 하였다.
그러나, N2O 또는 O2분위기하에서 후속열처리시에 전하저장전극과의 계면에 저유전율의 산화막이 형성되면서 공핍층(depletion layer)이 깊어지는 문제가 발생할 수 있다.
따라서, 이러한 후속열처리시에 발생하는 문제점을 포함하여 전하저장 전극용 콘택플러그 형성 또는 TaON 유전체막 형성시에 발생할 수 있는 문제점들에 대해 도 1 내지 3에 도시된 종래기술에 따른 반도체소자의 캐패시터 및 그 제조방법을 통해 설명하면 다음과 같다.
종래기술에 따른 반도체소자의 캐패시터 및 그 제조방법은, 도 1에 도시된 바와같이, 반도체기판(1)상에 층간절연막(3)과 장벽질화막(5) 및 완층산화막 (7)을 순차적으로 증착한다. 이때, 상기 층간절연막(3)으로는, HDP, BPSG 또는 SOG 물질 중에서 어느 하나를 사용하여 증착한다. 또한, 상기 장벽질화막(5)으로는, 플라즈마 질화막을 사용하여 증착하고, 상기 완층산화막(7)으로는, PE- TEOS를 사용하여 증착한다.
그다음, 도면에는 도시하지 않았지만, 플러그 콘택마스크용 감광막 패턴을 상기 완충산화막(7)상에 도포하고, 이를 마스크로 상기 완충산화막 (7)과 장벽질화막(5) 및 층간절연막(3)을 순차적으로 제거하여 상기 반도체 기판(1)을 노출시키는 콘택홀(9)을 형성한다.
이어서, 상기 감광막패턴(미도시)을 제거하고, 상기 콘택(9)을 포함한 상기 완충산화막(7)의 상면에 상기 콘택홀(9)을 매립하는 폴리실리콘 물질을 증착하고, 이를 전면식각에 의해 선택적으로 제거하여 콘택플러그 (11)을 형성한다.
그다음, 도 2에 도시된 바와같이, 상기 콘택플러그(11)을 포함한 전체 구조의 노출된 상면에 캡산화막(13)을 증착한다.
이어서, 도면에는 도시하지 않았지만, 상기 캡산화막(13)상에 스토리지노드 마스크용 감광막패턴을 도포하고, 이를 마스크로 상기 캡산화막(13) 을 선택적으로 제거하여 상기 콘택플러그(11)의 상면을 노출시킨다.
그다음, 상기 콘택플러그(13)의 상면을 포함한 상기 캡산화막(13)의 노출된 상면에 도프트 폴리실리콘층(15)을 증착한다.
이어서, 도 3에 도시된 바와같이, 상기 도프트 폴리실리콘층(15)을 상기 캡산화막(13)이 노출될때까지 전면식각에 의해 선택적으로 제거하여 전하저장전극(15a)을 형성한다.
이어서, 상기 전하저장전극(15a)을 포함한 전체구조의 상면에 TaON 또는Ta2O5유전체막(17)을 형성한다.
그다음, 상기 TaON 또는 Ta2O5유전체막(17)을 N2O 또는 O2분위기하에서 후속열처리한다.
이어서, 상기 TaON 또는 Ta2O5유전체막(17)상에 상부전극(19)을 형성하여 캐패시터 제조를 완료한다.
그러나, 상기한 바와 같이, 종래의 TaON(또는 Ta2O5) 반도체소자의 캐패시터의 전하저장전극 콘택용 콘택 플러그(11)는, 도 1에서와 같이, 층간절연막 (도면에는 도시하지 않았지만, 비트라인과 전하저장전극사이에 존재하는 산화막)과 함께 장벽질화막위에서의 완충막(buffer layer)으로 산화막을 연속하여 증착한후 이들을 선택적으로 제거한다음 제거된 부분내에 도전성물질을 증착하고 이를 패터닝하여 형성한다.
이와 같이 콘택플러그를 형성하는 경우에, 도 2에서와 같이, 콘택플러그 (11)가 장벽질화막(5)위로 약 500 내지 1500 Å 두께만큼 돌출되기 때문에 실제로 전하저장전극이 차지하는 면적이 감소하는 문제점이 있으며, 인접한 콘택플러그간에 브릿지(bridge)가 발생하는 빈도가 커져 전기적 불량을 유발하는 문제점이 있다.
한편, TaON 또는 Ta2O5유전체막을 N2O 또는 O2분위기하에서 후속열처리시에 전하저장전극과의 계면에 저유전율의 산화막이 형성되면서 공핍층(depletionlayer)이 깊어지는 문제점이 있다.
결국, 공핍율(depletion ratio)(△C)이 7 내지 17% 정도가 되기 때문에 캐패시터의 효율이 떨어지는 문제점이 있다.
이때, 공핍율(△C) = 1-{(C최대- C최소) / C최대} × 100}으로 나타낸다. 여기서, C최대는 상부전극에 "+"전압이 인가될때의 캐패시턴스 (Cs)이고, C최소는 상부전극에 "-" 전압이 인가될때의 캐패시턴스(Cs)이다.
한편, 종래의 TaON 캐패시터 제조방법에 있어서는, TaON 박막 증착후 캐패시터의 누설전류의 원인이 되는 박막내의 탄소불순물과 산소 공공을 제거하기 위해 700 내지 800 ℃ 온도와 N2O 또는 O2분위기하에서 열처리해 준다.
그러나, 이와 같은 열처리 과정에서 TaON 박막내에 20 내지 30 % 정도 존재하고 있는 질소(nitrogen) 성분중 일부는 전하저장전극인 하부의 폴리실리콘층의 표면으로 이동하여 쌓이게(pile-up) 되며, 나머지 일부는 외부로 확산되어 사실상 유전율 손실이 발생하기 때문에 보다 큰 충전용량 값을 얻는데 한계점가 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 콘택플러그형성시에 단위공정수 및 단위공정 시간을 줄일 수 있어 생산원가를 절감시킬 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공함에 있다.
또한, 본 발명의 다른 목적은, 이웃하는 콘택플러그간의 브릿지 발생을 방지하여 반도체소자의 전기적 불량을 개선할 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공함에 있다.
그리고, 본 발명의 다른 목적은, 전하저장전극쪽으로의 공핍율을 최소화시켜 높은 충전용량값을 얻을 수 있는 반도체소자의 캐패시터 제조 방법을 제공함에 있다.
더우기, 본 발명의 또다른 목적은, 후속 열처리 또는 플라즈마 아닐링처리를 통해 TaON 유전체막의 유전율을 증가시켜 고집적소자에 적합한 캐패시터를 제조할 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 캐패시터 및 그 제조방법을 설명하기 위한 공정단면도.
도 4 내지 도 7은 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법을 설명하기 위한 공정단면도.
도 8은 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서, 전하저장전극 형성후 열도핑을 실시한 상태에서의 온도에 따른 P 농도 변화를 나타낸 도면.
[도면부호의설명]
21 : 반도체기판 23 : 층간절연막
25 : 콘택홀 27 : 콘택플러그
29 : 장벽층 31 : 캡산화막
33 : 도프트 폴리실리콘층 33a : 도프트 폴리실리콘층패턴
35 : MPS(또는 HSG) 37 : TaON 유전체막
39 : 상부전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 MPS (Meta - Stable- Silicon) 구조를 가진 전하저장전극을 형성하는 단계; 상기 MPS 구조의 전하저장전극을 550 내지 650 ℃온도와 인(phosphorus) 가스 분위기하에서 열도핑 처리하는 단계; 상기 전하저장전극상에 TaON 유전체막 을 형성하는 단계; 및 상기 TaON 유전체막상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 제1특징으로한다.
또한, 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 콘택홀을 가진 층간절연막을 형성하는 단계; 상기 콘택홀내에 콘택플러그를 형성하는 단계; 상기 콘택플러그을 포함한 층간절연막상에 상기 콘택플러그와 전기적으로 접속되고 MPS 구조를 가진 전하저장전극을 형성하는 단계; 상기 MPS 구조의 전하저장전극을 550 내지 650 ℃온도와 인(phosphorus) 가스 분위기하에서 열도핑 처리하는 단계; 상기 전하저장 전극상에TaON 유전체막을 형성하는 단계; 상기 TaON 유전체막을 아닐링 처리하는 단계; 및 상기 TaON 유전체막상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 제2 특징으로한다.
그리고, 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 제1콘택홀을 가진 제1층간 절연막을 형성하는 단계; 상기 제2콘택홀내에 도프트폴리실리콘을 매립하여 콘택 플러그를 형성하는 단계; 상기 콘택플러그을 포함한 제1층간절연막의 상면에 식각장벽층을 형성하는 단계; 상기 식각장벽층상에 제2층간절연막을 형성 하는 단계; 상기 제2층간절연막상에 하드마스크용 폴리실리콘층과 반사 방지층을 순차적으로 형성하는 단계; 상기 반사방지막, 하드마스크용 폴리실리콘층, 제2층간절연막 및 식각장벽층을 선택적으로 제거하여 상기 콘택플러그의 상면을 노출시키는 제2콘택홀을 형성하는 단계; 상기 노출된 콘택플러그의 상면을 포함한 상기 반사방지막상에 도프트 폴리실리콘층을 형성하는 단계; 상기 도프트폴리실리콘층의 표면에 MPS(Meta- Stable-Silcon) 층을 형성하는 단계; 상기 MPS 층에 575 내지 625 ℃ 온도와 인(phosphorus) 가스 분위기하에서 열도핑을 실시하는 단계; 상기 전체 구조의 표면상에 상기 MPS 층을 매립하는 희생 매립층을 형성하는 단계 ; 상기 희생매립층과 MPS층, 도프트 폴리 실리콘층, 반사방지막 및 하드마스크용 폴리실리콘층을 선택적으로 제거하여 상기 제2층간절연막의 상면을 노출시키는 단계; 상기 MPS층의 노출된 표면상에 남아 있는 희생매립층을 완전히 제거하는 단계; 상기 MPS층의 폴리 실리콘층을 포함한 제2층간절연막의 노출된 표면상에 TaON 유전체막을 형성하는단계; 상기 TaON 유전체막을 700 내지 900 ℃ 온도와 N2O 또는 O2분위기하에서 제1아닐링처리하는 단계; 상기 TaON 유전체막상에 상부 전극을 형성하는 단계; 및 상기 상부전극을 형성한후 800 내지 950 ℃ 온도 하에서 제2아닐링 처리하는 단계를 포함하여 이루어지는 것을 제3특징으로 한다.
더우기, 본 발명에 따른 반도체소자의 캐패시터는, 반도체기판과, 상기 반도체기판상에 형성되고, 550 내지 660 ℃ 온도와 인 (phosphorus) 가스 분위기하에서 열도핑처리된 MPS층을 가진 전하저장전극과, 상기 전하저장전극상에 형성된 TaON 유전체막 및, 상기 TaON 유전체막상에 형성된 상부전극을 포함하여 구성되는 것을 제4 특징으로한다.
이하, 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 4 내지 도 7은 본 발명의 일실시예에 따른 반도체소자의 캐패시터 및 그 제조방법을 설명하기 위한 공정단면도이다.
도 8은 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서, 전하저장전극 형성후 열도핑을 실시한 상태에서의 온도에 따른 P 농도 변화를 나타낸 도면이다.
본 발명의 일실시예에 따른 반도체소자의 캐패시터 및 그 제조방법은, 도 4에 도시된 바와같이, 반도체기판(21)상에 층간절연막(23)을 증착하고, 상기 층간절연막(23)상에, 도면에는 도시하지 않았지만, 콘택플러그용 감광막패턴(미도시)을 도포한다. 이때, 상기 층간절연막(23)으로는, HDP, BPSG 또는 SOG 물질 등을 사용하여 증착한다.
그다음, 상기 감광막패턴(미도시)을 마스크로 상기 층간절연막(23)을 순차적으로 제거하여 상기 반도체 기판(1)의 일부분을 노출시키는 콘택홀(25)을 형성한다.
이어서, 상기 감광막패턴(미도시)을 제거하고, 상기 콘택홀(25)을 포함한 상기 층간절연막(23))의 노출된 상면에 상기 콘택홀(25)을 매립하는 도프트 폴리 실리콘층을 증착하고, 이를 CMP 공정 또는 전면식각공정에 의해 선택적으로 제거하여 콘택플러그(27)를 형성한다. 이때, 상기 콘택플러그용 도프트 폴리실리콘층은 LP-CVD 또는 RTP 장비를 사용하여 형성하며, 2×1020원자 /cc 이상의 인(phosphorous) 농도를 갖는다.
그다음, 상기 콘택플러그(27)을 포함한 층간절연막(23)의 노출된 상면 에 후속 공정에서 형성될 캡산화막의 식각공정시의 식각장벽로 사용되는 장벽 질화막(29)을 증착한다. 이때, 상기 장벽질화막(29)은 LP-CVD, PE CVD 또는 RTP 장비를 사용하여 200 내지 800 Å 두께로 증착한다.
이어서, 도 5에 도시된 바와같이, 상기 장벽질화막(29)상에 캡산화막 (31)을 형성하고, 상기 캡산화막(31)상에 하드마스크용 폴리실리콘층(미도시) 과 반사방지층(미도시)을 순차적으로 형성한다. 이때, 상기 캡산화막(31)의 물질로는, PE-TEOS, PSG 또는 Si-H 기(base)의 소스를 이용한 USG막중 에서 어느 하나를 사용한다.
그다음, 도면에는 도시하지 않았지만, 상기 반사방지층(미도시)상에 상기 전하전극 마스크용 감광막패턴(미도시)을 도포하고, 상기 감광막 패턴(미도시)을 마스크로 상기 반사방지막과 하드마스크용 폴리실리콘층을 먼저 식각하고, 이어 상기 캡산화막(31)과 함께 상기 식각방지용 장벽질화막(29)을 선택적으로 식각하여 상기 콘택 플러그(27)와 층간절연막(23)의 일부를 노출시킨다. 이때, 상기 캡산화막(31) 식각시에, 상기 캡 산화막(31)과 식각방지용 장벽질화막(29)은 산화막과 질화막의 식각선택비를 5∼20 : 1 로 유지한다.
또한, 상기 반사방지층(미도시)은 후속의 마스크작업을 용이하게 하기 위하여 SiON과 같은 무기(inorganic) 물질 또는 유기(organic) 물질을 사용 하여 300 내지 1000 Å 두께로 증착하거나 코팅에 의해 형성한다.
이어서, 상기 감광막패턴(미도시)을 제거한다음, 상기 노출된 콘택 플러그(25)의 상면을 포함한 상기 반사방지막(미도시)상에 전하저장전극용 도프트 폴리실리콘층(33)을 증착한다.
그다음, 상기 도프트 폴리실리콘층(33)의 표면상에 도핑되지 않은 폴리실리콘을 증착한 상태에서 약 550 내지 650 ℃ 온도에서 울퉁불퉁한 구조의 MPS (Meta- Stable-Silcon; 준안정성 실리콘) (또는, HSG(Hemi- Spherial - Glass) (35)을 형성한다.
이어서, 상기 MPS 형상을 갖는 울퉁불퉁한 폴리실리콘층(35)을 형성한후, 인(phosphorus) 가스 분위기, 예를들면 1 내지 5%의 PH3/N2또는 50 sccm 내지 2000 sccm 유량의 PH3/He 하에서 열도핑(thermal doping)을 실시한다.
이때, 상기 열도핑는 약 550℃ 내지 650 ℃, 또는 바람직하게는 575 내지 625 ℃, 더욱 바람직하게는 595 내지 605 ℃의 저온 조건하에서 30 내지 120분동안 전기로에서 1 내지 100 torr 범위의 압력을 일정하게 유지하면서 실시한다.
상기와 같은 열도핑처리를 550 내지 750 ℃의 온도에서 실시한 결과, 도 8에 도시된 바와같이, 600 ℃ 근처 온도에서 가장 높은 인 도핑농도값을 얻을 수 있음을 알 수 있다.
이러한 결과에 대해 보다 구체적으로 설명하면 다음과 같다.
일반적으로, PH3가스는 570 내지 580 ℃에서 분해되는데, P 도핑공정온도가 700 ℃ 온도이상일 때, 하부전극내의 실리콘(Si)은 거의 모두 결정화되지만, 650 ℃ 온도이하에서는 비정질실리콘(a-Si)상태로 존재하게 된다.
또한, 하부전극의 실리콘(Si) 표면의 스티킹 계수(sticking coefficient)는 650 ℃ 이하 온도에서 더 크다. 왜냐하면, 하부전극의 실리콘내에는 비정질실리콘이 차지하는 비율이 높기 때문에 표면 부근의 댕글링본드가 많이 존재하기 때문이다. 따라서, 600 ℃ 부근에서 가장 높은 P 도핑값이 얻어짐을 알 수 있다.
그다음, 상기 전체 구조의 노출된 표면상에 상기 MPS층 (35)의 내부를 매립하는 희생매립층(36)을 형성한다.
이때, 상기 희생매립층(36)으로는, 감광막을 0.5 μm 내지 1.5 μm 정도의 두께로 코팅하여 사용하거나, PSG 또는 USG와 같은 산화막을 0.1 μm 내지 0.5 μm 정도 두께로 증착하거나 또는 SOG를 사용할 수도 있다.
한편, 상기 캡산화막(31)의 물질로서 PE-TEOS를 사용하는 경우에, 상기 MPS층(35)내부를 매립하는 물질로는 감광막 대신에 습식식각속도가 상대적으로 3배이상 빠른 PSG막 또는 USG 막을 증착하는 것이 바람직하다.
이어서, 상기 도 6에 도시된 바와같이, 상기 희생매립층(36)과 MPS층 (35), 도프트 폴리 실리콘층(33), 반사방지막 (미도시) 및 하드마스크용 폴리실리콘층(미도시)을 CMP 공정을 통해 선택적 으로 제거하여 상기 캡산화막(31) 의 상면을 노출시킨다.
이때, 상기 희생 매립층(36)과 MPS층(35), 도프트 폴리실리콘층(33), 반사 방지막 (미도시) 및 하드마스크용 폴리실리콘층 (미도시)의 제거공정시에, CMP 공정대신에 하드마스크용 폴리실리콘층(미도시)을 포함한 전하저장전극용 폴리실리콘을 5% 내지 10% 정도의 과도식각 타겟 으로 하는 전면에치백 공정을 사용할 수도 있다.
그다음, 상기 MPS층(35)의 노출된 표면상에 남아 있는 희생매립층(36)을 완전히 제거하여 MPS층(35)과 도프트폴리실리콘층(33)으로 이루어진 오목 구조의 전하 저장전극을 형성한다. 이때, 상기 희생매립층(36)으로 산화막을 사용하는 경우에, 상기 희생매립층은 습식 식각에 의해 제거한다.
한편, 상기 전하저장전극의 다른 실시예로는, 오목(concave)구조 대신에 간단한 스택구조(simple stacked structure) 또는 실린더 구조를 기본으로하는 이중 및 삼중구조와 같은 다양한 3차원 구조로 형성할수도 있다.
그리고, 상기 전하저장전극의 또다른 실시예로는, 오목구조(concave) 대신에 원통형 구조의 스토리지노드를 형성한후 상기 스토리지노드의 표면에 MPS층을 형성하여 전하저장전극으로 사용할 수도 있다.
이어서, 도 7에 도시된 바와같이, 상기 MPS층(35)을 포함한 캡산화막 (31)의 노출된 표면상에 TaON 유전체막(37)을 증착한다.
그다음, 탄소불순물과 산소공공을 제거해 주기 위해, 상기 TaON 유전체막(37)을 700 내지 900 ℃ 온도와 N2O 또는 O2분위기하에서 후속 아닐링처리한다.
이어서, 상기 TaON 유전체막(37)의 유전율을 증가시키기 위해, 한번 더 NH3분위기하에서 상기 TaON 유전체막(37)을 700 내지 900 ℃ 온도의 RTP 또는 전기로에서 아닐링처리하거나 또는, 400 내지 500 ℃의 저온에서 플라즈마 아닐링처리하여 질소를 상기 TaON유전체막(37)내로 주입 또는 질화 처리할 수도 있다.
그다음, 상기 NH3분위기하에서 아닐링처리하는 경우에, 이 과정에서 불균일해진 TaON 유전체막의 표면을 400 내지 500 ℃의 저온과 N2O 또는 O2분위기하에서 1 내지 2분정도 플라즈마 산화처리하므로써 캐패시터의 누설전류의 발생을 감소시킬 수도 있다.
이어서, 상기 TaON 유전체막(37)상에 TiCl4가스를 이용한 CVD법에 의해 TiN층(39)을 200 내지 500 Å 두께로 증착하고, 이를 선택적으로 패터닝하여 상부전극을 형성한다.
또한, 상부전극의 다른 실시예로서, 상기 TiN층(39)상에 후속열공 시에 발생할 수 있는 응력(stress)과 열충격에 대한 완충층으로 500 내지 1500 Å 두께의 도프트폴리실리콘층(미도시)을 적층하여 상부전극으로 사용할 수도 있다.
한편, 상기 상부전극의 다른 실시예로는, TiN층(39)대신에 도프트폴리실리콘을 사용하거나 또는, TaN, W, WN, WSi, Ru, RuO2 ,Ir, IrO2, Pt 와 같은 금속계 물질중 어느 하나를 사용하여 상부전극을 형성할 수도 있다.
또한편, 전술한 도 5에서의 열도핑처리후에 TaON 유전체막을 증착하고, 800 ℃이하 온도에서 열처리를 진행하는 과정에서 하부의 전하저장전극을 구성하는 폴리실리콘의 인 도펀트가 표면쪽으로 이동하거나 한쪽부분에 뭉쳐 있는 등의 디액티베이션(deactivation) 현상이 일어난다.
따라서, 이와 같은 디액티베이션 현상을 방지하여 전하저장전극의 인 도펀트를 활성화시켜 도 5에서 전술한 인 불순물을 이용한 열도핑효과를 극대화시키기 위한 방법으로서, 상기 상부전극을 형성한 후 800 내지 950 ℃의 온도범위내에서 RTP 또는 전기로를 이용하여 아닐링을 실시할 수도 있다. 이때, 상기 RTP를 이용한 아닐링 처리는 약 10 내지 60 초동안 실시하고, 전기로를 이용한 아닐링처리는 5 내지 30 분동안 N2분위기하에서 실시한다.
따라서, 이러한 추가 아닐링공정을 통해 전하저장전극쪽으로의 공핍층을 더욱 감소시킬 수가 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서는, 전하저장전극용 콘택 형성시에, 층간절연막(예를들면, 비트라인과 전하저장전극사이에 존재하는 산화막)과 장벽질화막위에 완충막으로 산화막을 연속하여 증착한후 콘택식각을 실시하였던 종래의 방법과 달리, 층간절연막을 형성한후 바로 콘택홀을 형성하고 이어 콘택플러그용 폴리실리콘을 증착하고 이를 전면에치백하여 콘택플러그를 형성하기 때문에 종래의 방법보다는 플러그 형성시의 단위공정수를 줄일 수 있어 생산원가를 절감할 수 있다.
또한, 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서는, 종래의 방법과 달리, 전하저장전극(울퉁불퉁한 구조의 MPS층을 구비한 폴리실리콘층)의 인 불순물농도를 높여 전하저장전극쪽으로의 공핍율(depletion ratio)을 최소화시켜 주기 위해 550 내지 650 ℃의 저온에서 인 열도핑을 실시하므로써 캐패시턴스(C최소), 즉 상부전극에 "-"전압이 인가될 때의 Cs가 증가되어 공핍율(△C)이 약 2% 수준으로 감소된다.
따라서, 본 발명은 동일한 전하저장전극의 면적을 갖는 종래의 TaON (또는 Ta2O5)유전체막을 사용한 캐패시터보다 10 % 이상 증가된 충전용량값을 얻을 수 있다.
그리고, 본 발명에 있어서는, 종래의 방법과는 달리, TaON 유전체막을 형성한후 NH3분위기의 상압 또는 감압조건하에서 RTP 또는 전기로에서 아닐링처리와 같은 후속 열처리 또는 플라즈마 아닐링처리를 추가로 실시해 줌으로써 TaON 유전체막의 유전율을 증가시킬 수 있다.
한편, 본 발명에 있어서의 오목한(concave) 구조를 갖는 TaON 캐패시터는, 동일한 전하저장전극 면적을 갖는 종래의 NO 또는 TaON(또는 Ta2O5)유전체막을 사용한 캐패시터보다 큰 충전용량값을 얻을 수 있기 때문에 메모리셀의 리프레쉬(refresh) 시간도 증가시킬 수 있으므로 0.16μm이하의 미세회로 선폭을 갖는 제품군의 메모리셀에 적용이 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (47)

  1. 반도체기판을 제공하는 단계;
    상기 반도체기판상에 MPS(Meta-Stable-Silicon) 구조의 전하저장전극을 형성하는 단계;
    상기 MPS 구조의 전하저장전극을 550 내지 660 ℃ 온도와 인 (phosphorus) 가스 분위기하에서 열도핑을 실시하는 단계;
    상기 전하저장전극상에 TaON 유전체막을 형성하는 단계; 및
    상기 TaON 유전체막상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 MPS 구조의 전하저장전극은 도프트폴리실리콘층과 MPS층으로 구성되어 있는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 열도핑을 실시하는 단계는, 30 내지 120분동안 전기로에서 1 내지 100 torr 범위내에서 압력을 일정하게 유지하면서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 인 가스는 1 내지 5%의 PH3/N2또는 PH3/He를 사용하고 유량은 50 내지 2000 sccm을 사용하는 것을 특징으로하는 반도체소자의 캐패시터제조방법.
  5. 제 1 항에 있어서, 상기 전하저장전극은 오목구조로 형성하는 것는 특징으로하는 반도체소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서, 상기 하부전극은 스택구조(simple stacked structure), 실린더 구조로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서, 상기 TaON 유전체막을 형성한후 N2O 또는 O2분위기의 700 내지 900 ℃ 온도하에서 아닐링처리하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  8. 제 7 항에 있어서, 상기 아닐링처리후 NH3분위기하의 700 내지 900 ℃ 온도하에서 RTP 또는 전기로에서 아닐리처리하거나 400 내지 500 ℃ 온도하에서 플라즈마에 의한 아닐링처리하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  9. 제 8 항에 있어서, 상기 NH3분위기하에서 아닐링을 실시한후 400 내지 500 ℃의 N2O 또는 O2분위기하에서 1 내지 2분동안 플라즈마산화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서, 상기 상부전극을 형성한 후 800 내지 950 ℃의 온도범위내에서 RTP 또는 전기로를 이용하여 아닐링을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  11. 제 1 항에 있어서, 상기 상부전극은 TiN을 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서, 상기 상부전극은, TaON 유전체막상에 TiN층을 형성하고 상기 TiN층상에 도프트 폴리실리콘층을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서, 상기 상부전극은 TaN, W, WN, WSi, Ru, RuO2 ,Ir, IrO2, Pt 와 같은 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  14. 반도체기판을 제공하는 단계;
    상기 반도체기판상에 콘택홀이 형성된 층간절연막을 형성하는 단계;
    상기 층간절연막의 콘택홀내에 콘택플러그를 형성하는 단계;
    상기 콘택플러그를 포함한 층간절연막상에 상기 콘택플러그와 전기적으로 접속되는 MPS 구조의 전하저장전극을 형성하는 단계;
    상기 MPS 구조의 전하저장전극을 550 내지 650 ℃의 온도와 인(phosphorus) 가스 분위기하에서 열도핑 처리하는 단계;
    상기 전하저장전극상에 TaON 유전체막을 형성하는 단계;
    상기 TaON 유전체막을 아닐링처리하는 단계; 및
    상기 TaON 유전체막상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  15. 제14항에 있어서, 상기 MPS 구조의 전하저장전극은 도프트폴리실리콘층과 MPS층으로 구성되어 있는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  16. 제14항에 있어서, 상기 열도핑처리하는 단계는, 30 내지 120분동안 전기로에서 1 내지 100 torr 범위내에서 압력을 일정하게 유지하면서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  17. 제14항에 있어서, 상기 인 가스는 1 내지 5%의 PH3/N2또는 PH3/He를 사용하고 유량은 50 내지 2000 sccm을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  18. 제 14 항에 있어서, 상기 전하저장전극은 오목구조로 형성하는 것는 특징으로하는 반도체소자의 캐패시터 제조방법.
  19. 제 14 항에 있어서, 상기 하부전극은 스택구조(simple stacked structure), 실린더 구조로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  20. 제 14 항에 있어서, 상기 TaON 유전체막을 아닐링처리하는 단계는, N2O 또는 O2분위기의 700 내지 900 ℃ 온도하에서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  21. 제 14 항에 있어서, 상기 TaON유전체막을 아닐링처리한후 NH3분위기하의 700 내지 900 ℃ 온도하에서 RTP 또는 전기로에서 아닐리처리하거나 또는 400 내지 500 ℃ 온도하에서 플라즈마 아닐링처리하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  22. 제 21 항에 있어서, 상기 NH3분위기하에서 아닐링을 실시한후 400 내지 500 ℃의 N2O 또는 O2분위기하에서 1 내지 2분동안 플라즈마에 의한 산화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  23. 제 14 항에 있어서, 상기 상부전극을 형성한 후 800 내지 950 ℃의 온도범위내에서 RTP 또는 전기로를 이용하여 아닐링을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  24. 제 14 항에 있어서, 상기 상부전극은 TiN, TaN, W, WN, WSi, Ru, RuO2 ,Ir, IrO2, Pt 와 같은 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  25. 제 24 항에 있어서, 상기 상부전극은, TaON 유전체막상에 상기 금속계 물질층을 형성하고, 상기 금속계물질층상에 도프트 폴리실리콘층을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  26. 반도체기판을 제공하는 단계;
    상기 반도체기판상에 제1콘택홀을 가진 제1층간 절연막을 형성하는 단계;
    상기 제2콘택홀내에 도프트폴리실리콘을 매립하여 콘택플러그를 형성하는 단계;
    상기 콘택플러그를 포함한 제1층간절연막의 상면에 식각장벽층을 형성하는 단계;
    상기 식각장벽층상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막상에 하드마스크용 폴리실리콘층과 반사방지층을 순차적으로 형성하는 단계;
    상기 반사방지막, 하드마스크용 폴리실리콘층, 제2층간절연막 및 식각장벽층을 순차적으로 제거하여 상기 콘택플러그의 상면을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 노출된 콘택플러그의 상면을 포함한 상기 반사방지막상에 도프트 폴리실리콘층을 형성하는 단계;
    상기 도프트폴리실리콘층상에 MPS(Meta- Stable-Silcon)층을 형성하는 단계;
    상기 MPS층상에 550 내지 660 ℃ 온도와 인(phosphorus) 가스 분위기하에서 열도핑을 실시하는 단계;
    상기 열도핑처리된 전체 구조의 표면상에 상기 MPS층을 매립하는 희생매립층을 형성하는 단계;
    상기 희생매립층과 MPS층, 도프트 폴리 실리콘층, 반사방지막 및 하드마스크용 폴리실리콘층을 선택적으로 제거하여 상기 제2층간절연막의 상면을 노출시키는 단계;
    상기 MPS층의 노출된 표면상에 남아 있는 희생매립층을 완전히 제거하는 단계;
    상기 MPS층을 포함한 제2층간절연막의 노출된 표면상에 TaON 유전체막을 형성하는 단계;
    상기 TaON 유전체막을 700 내지 900 ℃ 온도와 N2O 또는 O2분위기하에서제1아닐링처리하는 단계;
    상기 TaON 유전체막상에 상부전극을 형성하는 단계; 및
    상기 상부전극을 형성한후 800 내지 950 ℃ 온도하에서 제2아닐링 처리하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  27. 제 26 항에 있어서, 상기 제1층간절연막으로는 HDP, BPSG 또는 SOG 중에서 하나를 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  28. 제 26 항에 있어서, 상기 콘택플러그를 형성하는 단계는 상기 콘택홀을 포함한 제1층간절연막상에 도프트폴리실리콘층을 증착하고 이를 CMP 공정 또는 전면식각공정에 의해 선택적으로 제거하는 단계로 이루어지는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  29. 제 26 항에 있어서, 상기 콘택플러그용 도프트폴리실리콘은 LP-CVD 또는 RTP 장비를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  30. 제 26 항에 있어서, 상기 식각장벽층으로는 질화막을 사용하되, 질화막 은 LP-CVD, PECVD 또는 RTP 장비를 사용하여 200 내지 800 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  31. 제 26 항에 있어서, 상기 제2층간절연막은 PE-TEOS, PSG 또는 USG 중에서 어느 하나를 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  32. 제 26 항에 있어서, 상기 반사방지층은 SiON과 같은 무기 물질 또는 유기물질을 사용하고 막의 두께는 300 내지 1000 Å 인 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  33. 제 26 항에 있어서, 상기 MPS 구조의 전하저장전극은 도프트폴리실리콘층과 MPS층으로 구성되어 있는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  34. 제26항에 있어서, 상기 열도핑처리하는 단계는, 30 내지 120분동안 전기로에서 1 내지 100 torr 범위내에서 압력을 일정하게 유지하면서 실시하되, 상기 인 가스는 1 내지 5%의 PH3/N2또는 PH3/He를 사용하고 유량은 50 내지 2000 sccm을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  35. 제 26 항에 있어서, 상기 희생매립층으로는 0.5 내지 1.5 μm 두께의 감광막을 사용하거나 0.1 내지 0.5 μm 두께의 PSG 또는 USG와 같은 산화막을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  36. 제 26 항에 있어서, 상기 제2층간절연막으로는 PE-TEOS를 사용하고, 상기 희생매립층으로는 PSG막 또는 USG막을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  37. 제 26 항에 있어서, 상기 제1 아닐링처리후 NH3분위기하의 700 내지 900 ℃ 온도하에서 RTP 또는 전기로에서 아닐리처리하거나 400 내지 500 ℃ 온도하에서 플라즈마 아닐링처리하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  38. 제 37 항에 있어서, 상기 NH3분위기하에서 아닐링을 실시한후 400 내지 500 ℃의 N2O 또는 O2분위기하에서 1 내지 2분동안 플라즈마에 의한 산화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  39. 제 26 항에 있어서, 상기 상부전극은 TiN, TaN, W, WN, WSi, Ru, RuO2 ,Ir, IrO2, Pt 와 같은 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  40. 제 39 항에 있어서, 상기 상부전극은, TaON 유전체막상에 상기 금속계물질층을 형성하고 상기 금속계 물질층상에 도프트 폴리실리콘층을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  41. 반도체기판;
    상기 반도체기판상에 형성되고, 550 내지 660 ℃ 온도와 인 (phosphorus) 가스 분위기하에서 열도핑처리된 MPS층을 가진 전하저장전극;
    상기 전하저장전극상에 형성된 TaON 유전체막; 및
    상기 TaON 유전체막상에 형성된 상부전극을 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터.
  42. 제41항에 있어서, 상기 MPS층을 가진 전하저장전극은 도프트폴리실리콘층과 MPS층으로 구성되어 있는 것을 특징으로하는 반도체소자의 캐패시터.
  43. 제 1 항에 있어서, 상기 전하저장전극은 오목구조로 형성되는 것을 특징으로하는 반도체소자의 캐패시터.
  44. 제 41 항에 있어서, 상기 전하저장전극은 스택구조(simple stacked structure) 또는 실린더 구조로 형성되어 있는 것을 특징으로하는 반도체소자의 캐패시터.
  45. 제 41 항에 있어서, 상기 상부전극은 TiN층으로 구성되는 것을 특징으로하는 반도체소자의 캐패시터.
  46. 제 41 항에 있어서, 상기 상부전극은, TaN, W, WN, WSi, Ru, RuO2 ,Ir, IrO2, Pt 와 같은 금속계 물질중에서 어느 하나로 구성되는 것을 특징으로하는 반도체소자의 캐패시터.
  47. 제 46 항에 있어서, 상기 상부전극은 상기 금속계물질과 폴리실리콘층의 적층구조로 구성되는 것을 특징으로하는 반도체소자의 캐패시터.
KR10-2001-0023407A 2001-04-30 2001-04-30 반도체소자의 캐패시터 및 그 제조방법 KR100401503B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR10-2001-0023407A KR100401503B1 (ko) 2001-04-30 2001-04-30 반도체소자의 캐패시터 및 그 제조방법
DE10163345A DE10163345B4 (de) 2001-04-30 2001-12-21 Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement
JP2001395404A JP4111427B2 (ja) 2001-04-30 2001-12-26 半導体素子のキャパシタ製造方法
US10/026,770 US6656789B2 (en) 2001-04-30 2001-12-27 Capacitor for highly-integrated semiconductor memory devices and a method for manufacturing the same
TW090132800A TW517330B (en) 2001-04-30 2001-12-28 Capacitor of semiconductor device and its manufacturing method
CN01145493A CN1384539A (zh) 2001-04-30 2001-12-31 半导体元件的电容器及其制造方法
GB0131107A GB2375229B (en) 2001-04-30 2001-12-31 Method of fabrication of capacitor for semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0023407A KR100401503B1 (ko) 2001-04-30 2001-04-30 반도체소자의 캐패시터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20020083773A true KR20020083773A (ko) 2002-11-04
KR100401503B1 KR100401503B1 (ko) 2003-10-17

Family

ID=19708909

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0023407A KR100401503B1 (ko) 2001-04-30 2001-04-30 반도체소자의 캐패시터 및 그 제조방법

Country Status (7)

Country Link
US (1) US6656789B2 (ko)
JP (1) JP4111427B2 (ko)
KR (1) KR100401503B1 (ko)
CN (1) CN1384539A (ko)
DE (1) DE10163345B4 (ko)
GB (1) GB2375229B (ko)
TW (1) TW517330B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100589712B1 (ko) * 2003-12-31 2006-06-19 이창섭 유기성 폐기물 처리 시스템 및 이를 이용한 처리 방법
KR100716644B1 (ko) * 2005-06-30 2007-05-09 주식회사 하이닉스반도체 반도체 소자의 엠아이엠 캐패시터 제조방법
KR100722997B1 (ko) * 2003-06-30 2007-05-30 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법
KR100888123B1 (ko) * 2004-08-13 2009-03-11 미크론 테크놀로지,인코포레이티드 메모리 회로
KR101128894B1 (ko) * 2010-09-01 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI265600B (en) * 2002-11-18 2006-11-01 Hynix Semiconductor Inc Semiconductor device and method for fabricating the same
KR20040049659A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100881735B1 (ko) 2002-12-30 2009-02-06 주식회사 하이닉스반도체 반도체장치의 캐패시터 제조방법
KR100886626B1 (ko) 2002-12-30 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법
JP2004221353A (ja) * 2003-01-15 2004-08-05 Renesas Technology Corp 半導体装置の製造方法
KR100505441B1 (ko) 2003-04-04 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US20050208742A1 (en) * 2004-03-17 2005-09-22 International Business Machines Corporation Oxidized tantalum nitride as an improved hardmask in dual-damascene processing
JP5235260B2 (ja) * 2004-04-12 2013-07-10 三星電子株式会社 窒素を含むシード層を備える金属−絶縁体−金属キャパシタの製造方法
US7126182B2 (en) * 2004-08-13 2006-10-24 Micron Technology, Inc. Memory circuitry
KR100599091B1 (ko) * 2004-10-06 2006-07-12 삼성전자주식회사 캐패시터 제조 방법
KR20060072680A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
JP4559866B2 (ja) * 2005-01-17 2010-10-13 パナソニック株式会社 半導体装置の製造方法
US7425761B2 (en) * 2005-10-28 2008-09-16 Samsung Electronics Co., Ltd. Method of manufacturing a dielectric film in a capacitor
US7771895B2 (en) * 2006-09-15 2010-08-10 Applied Materials, Inc. Method of etching extreme ultraviolet light (EUV) photomasks
US7771894B2 (en) * 2006-09-15 2010-08-10 Applied Materials, Inc. Photomask having self-masking layer and methods of etching same
KR100866679B1 (ko) * 2007-05-25 2008-11-04 주식회사 동부하이텍 반도체 소자 및 그에대한 제조 방법
KR100950470B1 (ko) * 2007-06-22 2010-03-31 주식회사 하이닉스반도체 반도체 메모리소자의 스토리지전극 형성방법
CN103066015A (zh) * 2012-12-14 2013-04-24 上海集成电路研发中心有限公司 一种金属层间电容的制造方法
US9837432B2 (en) * 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device
US10573722B2 (en) * 2016-02-17 2020-02-25 General Electric Company Systems and methods for in-situ doped semiconductor gate electrodes for wide bandgap semiconductor power devices
US11342125B2 (en) 2019-08-09 2022-05-24 Rohm Co., Ltd. Chip component
CN112018090A (zh) * 2020-07-21 2020-12-01 中国科学院微电子研究所 一种电容结构及其制备方法和半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639685A (en) * 1995-10-06 1997-06-17 Micron Technology, Inc. Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon
US6255159B1 (en) * 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon
US6458645B2 (en) * 1998-02-26 2002-10-01 Micron Technology, Inc. Capacitor having tantalum oxynitride film and method for making same
KR100286011B1 (ko) * 1998-08-04 2001-04-16 황철주 반도체소자의캐퍼시터및그제조방법
JP2000200883A (ja) * 1998-12-30 2000-07-18 Anelva Corp メモリセル用キャパシタの製作方法及び基板処理装置
JP3246476B2 (ja) * 1999-06-01 2002-01-15 日本電気株式会社 容量素子の製造方法、及び、容量素子
GB2355113B (en) * 1999-06-25 2004-05-26 Hyundai Electronics Ind Method of manufacturing capacitor for semiconductor memory device
KR20010008502A (ko) * 1999-07-01 2001-02-05 김영환 반도체장치의 커패시터 제조방법
KR100305076B1 (ko) * 1999-07-01 2001-11-01 박종섭 커패시터의 전하저장전극 형성방법
JP2001036035A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
KR100338110B1 (ko) * 1999-11-09 2002-05-24 박종섭 반도체 소자의 캐패시터 제조방법
KR100353540B1 (ko) * 2000-12-11 2002-09-27 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR20020051062A (ko) * 2000-12-22 2002-06-28 박종섭 탄탈륨 옥시 나이트라이드 캐퍼시터의 형성 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100722997B1 (ko) * 2003-06-30 2007-05-30 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법
KR100589712B1 (ko) * 2003-12-31 2006-06-19 이창섭 유기성 폐기물 처리 시스템 및 이를 이용한 처리 방법
KR100888123B1 (ko) * 2004-08-13 2009-03-11 미크론 테크놀로지,인코포레이티드 메모리 회로
KR100716644B1 (ko) * 2005-06-30 2007-05-09 주식회사 하이닉스반도체 반도체 소자의 엠아이엠 캐패시터 제조방법
KR101128894B1 (ko) * 2010-09-01 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법

Also Published As

Publication number Publication date
GB2375229B (en) 2005-07-13
JP2002343889A (ja) 2002-11-29
GB2375229A (en) 2002-11-06
TW517330B (en) 2003-01-11
GB0131107D0 (en) 2002-02-13
JP4111427B2 (ja) 2008-07-02
US6656789B2 (en) 2003-12-02
CN1384539A (zh) 2002-12-11
KR100401503B1 (ko) 2003-10-17
DE10163345B4 (de) 2009-03-12
DE10163345A1 (de) 2002-10-31
US20020160559A1 (en) 2002-10-31

Similar Documents

Publication Publication Date Title
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
US5364813A (en) Stacked DRAM poly plate capacitor
KR100207444B1 (ko) 반도체 장치의 고유전막/전극 및 그 제조방법
US20030054634A1 (en) Method for fabricating semiconductor device
KR100417855B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
US6784068B2 (en) Capacitor fabrication method
KR20050091120A (ko) 반도체 소자의 캐패시터 형성방법
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
KR100796724B1 (ko) 커패시터 및 이의 제조 방법
KR20010046630A (ko) 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법
KR100547541B1 (ko) 캐패시터와메모리구조및방법
KR100401525B1 (ko) 캐패시터 및 그 제조방법
KR100722997B1 (ko) 반도체 장치의 캐패시터 제조 방법
KR20030047373A (ko) 반도체소자의 캐패시터 형성방법
JP2004179281A (ja) 半導体集積回路の製造方法
US20020058376A1 (en) Capacitor of a semiconductor device and method of manufacturing the same
KR100510526B1 (ko) 반도체 소자의 커패시터 및 그 제조방법
KR100275116B1 (ko) 반도체소자의커패시터형성방법
KR100575855B1 (ko) 반도체장치의 캐패시터 제조방법
KR20010105885A (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
KR20010003252A (ko) 반도체소자의 캐패시터 제조방법
KR100574473B1 (ko) 반도체장치의 커패시터 제조방법_
KR100470389B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20040059970A (ko) 반도체장치의 캐패시터 제조방법
KR100235973B1 (ko) 반도체소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee