KR101128894B1 - 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자는 반도체 기판 상에 구비되는 콘택플러그와, 상기 콘택플러그 내에 구비된 리세스와, 상기 리세스 표면에 성장된 MPS((Meta-stable Poly Silicon)와, 상기 MPS가 성장된 리세스를 포함하는 저장전극 영역을 포함하여, 저장전극의 쓰러짐과 같은 불량을 방지하면서 저장전극 면적을 용이하게 확보하여 고용량의 캐패시터를 형성하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 캐패시터를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 캐패시터는 각각 스토리지 노드(storage node)와 플레이트 노드(plate node)라 불리우는 하부 전극과 상부 전극 사이에 유전체막이 개재된 구조로서, 그 용량은 전극의 표면적, 특히, 하부 전극의 표면적과 유전체막의 유전율에 비례하며, 전극들간의 거리에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 하부 전극의 표면적을 확대시키거나, 또는 전극들간의 거리를 감소시켜야만 한다. 그런데 상기 전극들간의 거리 즉, 유전체막의 두께를 감소시키는 것은 그 한계가 있어, 캐패시터의 용량 증대 방법으로서는 유전율이 큰 유전체막을 사용하거나 또는 전극의 표면적을 넓히는 방법의 이용이 바람직하다.
하부 전극의 표면적을 넓히는 방법으로 하부 전극을 형성한 후, 하부 전극상에 MPS(Meta-stable Poly Silicon)를 성장시킨 후 CMP(Chemical Mechanical Polishing)를 통해 메모리 셀의 전하 저장 전극을 완성하는 방법이 있다.
그러나, 이 경우 MPS가 형성된 상태에서 CMP가 진행되기 때문에 MPS 알갱이(Grain)가 부러지고, 부러진 상기 알갱이들이 후속 습식 세정과정에서 안전히 제거되지 않아 메모리 셀 안쪽에 박힌 상태로 남아 있게 된다. 후속 CVD에 의해 형성되는 캐패시터 유전막과 상부 전극의 스텝 커버리지(Step Coverage)로 인해 캐패시터의 누설전류가 증가하게 된다. 또한, 스토리지 노드와 노드 사이에 MPS 알갱이가 박히는 경우, 상기 알갱이에 의해 브리지(Bridge)가 형성됨으로써 이중 비트 불량(Dual Bit Fail)이 유발되는 문제점이 있었다.
이 외에도, 하부 전극을 형성한 후, MPS를 형성하기 전에 CMP를 실시하고 최종적으로 저장 전극 표면적을 높이기 위하여 폴리실리콘 상에 MPS를 성장시켜 전하 저장 전극을 완성하는 방법이 있다.
그러나, 이 경우에는 CMP에 의한 MPS 알갱이의 부러짐 현상을 원천적으로 방지할 수는 있으나, MPS 형성시 하부 전극인 스토리지 노드 최상부면의 비정질 실리콘 상에 SiH4 또는 Si2H6 등의 MPS 시드(Seed)가 부분적으로 성장하게 된다. 그 결과, 스토리지 노드와 노드 사이의 공간이 좁아지거나 심할 경우 노드간 브리지가 형성되어서 이중 비트 불량을 유발하는 문제점이 있다.
본 발명은 반도체 소자의 고집적화로 인해 저장전극의 면적이 감소하여 고용량의 캐패시터를 형성하기 어려운 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상에 구비되는 콘택플러그와, 상기 콘택플러그 내에 구비된 리세스와, 상기 리세스 표면에 성장된 MPS((Meta-stable Poly Silicon)와, 상기 MPS가 성장된 리세스를 포함하는 저장전극 영역을 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그는 비정질 실리콘을 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그 저부에는 제 1 절연막을 더 포함하는 것을 특징으로 한다
그리고, 상기 콘택플러그와 연결되며 상기 제 1 절연막을 관통하는 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막 상부에 구비되며 상기 콘택플러그를 이격시키는 제 2 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 영역은 상기 제 2 절연막 상부에 형성된 층간절연막에 의해 정의되는 것을 특징으로 한다.
그리고, 상기 제 1 절연막 및 상기 제 2 절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 리세스는 측벽이 둥글게 확장된 형태인 것을 특징으로 한다.
그리고, 상기 저장전극 영역 표면에 형성된 저장전극을 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 콘택플러그를 형성하는 단계와, 상기 콘택플러그 내에 리세스를 형성하는 단계와, 상기 리세스 표면에 MPS((Meta-stable Poly Silicon)를 성장시키는 단계와, 상기 콘택플러그 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 상기 MPS가 성장된 리세스를 포함하는 저장전극 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그를 형성하는 단계 이전 상기 반도체 기판 상에 제 1 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막을 형성하는 단계 이후 상기 제 1 절연막을 관통하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그를 형성하는 단계는 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계와, 상기 저장전극 콘택플러그가 노출되도록 상기 제 2 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 도전층을 형성하는 단계는 비정질 실리콘을 형성하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 콘택플러그 및 상기 제 2 절연막 상부에 하드마스크층을 형성하는 단계와, 상기 하드마스크층 상부에 상기 저장전극 영역을 정의하는 마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 마스크로 상기 콘택플러그를 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 콘택플러그를 등방성 식각하는 것을 특징으로 한다.
그리고, 상기 저장전극 영역을 형성하는 단계 이후, 상기 MPS가 성장된 리세스를 포함하는 저장전극 영역 표면에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 저장전극의 쓰러짐과 같은 불량을 방지하면서 저장전극 면적을 용이하게 확보하여 고용량의 캐패시터를 형성하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자를 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1에 도시된 바와 같이 본 발명의 반도체 소자는 반도체 기판(100) 상에 형성된 층간절연막(102), 제 1 절연막(104)과, 제 1 절연막(104) 상부에 형성된 콘택플러그(110) 내 구비된 리세스(118)와, 리세스 표면에 형성된 MPS(Meta-stable Poly Silicon, 120)와, MPS(120)가 구비된 리세스(118)를 포함하는 저장전극 영역(126)을 포함하는 것이 바람직하다.
여기서, 리세스(108)는 측벽이 둥글게 확장된 형태인 것이 바람직하고, 콘택플러그(110)은 비정질 실리콘을 포함하는 것이 바람직하며, 층간절연막(102, 104)을 관통하며 반도체 기판(100)과 연결되는 저장전극 콘택플러그(106)를 더 포함하는 것이 바람직하다. 그리고, 콘택플러그(110)은 층간절연막(104) 상부에 형성된 제 2 절연막(108)에 의해 이격되는 것이 바람직하다. 또한, 제 2 절연막(108) 상에는 저장전극 영역(126)의 상부를 정의하는 층간절연막(122, 124)를 더 포함하는 것이 바람직하다.
여기서 층간절연막(122)은 PSG(Phosphorous silicate glass)을 포함하고, 층간절연막(124)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함하는 것이 바람직하다.
상술한 바와 같이, 본 발명의 저장전극 영역은 비정질 실리콘의 리세스 표면에 형성된 MPS에 의해 확장된 표면적을 갖게되어 캐패시턴스를 확보할 수 있는 효과를 제공한다.
상술한 구성을 갖는 반도체 소자의 형성 방법은 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 층간절연막(102)을 형성하고 제 1 절연막(104)을 형성한다. 여기서 제 1 절연막(104)은 질화막을 포함하는 것이 바람직하다. 이어서, 제 1 절연막(104) 및 층간절연막(102)을 식각하여 저장전극 콘택홀을 형성한 후, 저장전극 콘택홀이 매립되도록 도전층을 형성하여 저장전극 콘택플러그(106)를 형성한다.
이어서, 저장전극 콘택플러그(106) 및 제 1 절연막(104) 상부에 제 2 절연막(108)을 형성하고, 저장전극 콘택플러그(106)가 노출되도록 제 2 절연막(108)을 식각하여 콘택홀을 형성한 후, 콘택홀이 매립되도록 도전층을 형성하여 콘택플러그(110)를 형성한다. 여기서 제 2 절연막(108)은 질화막을 포함하는 것이 바람직하며, 그 두께는 3000Å 내지 3500Å인 것이 바람직하다. 또한, 콘택플러그(110)를 형성하는 도전층은 비정질 실리콘인 것이 바람직하다.
제 1 절연막(104) 및 제 2 절연막(108)을 질화막으로 형성하는 것은 후속 공정에서 콘택플러그(110)의 식각 시 과도식각되어 층간절연막(102)까지 식각되는 벙커 디펙트(bunker defect)를 유발하는 것을 방지하기 위함이다. 또한, 콘택플러그(110)로 비정질 실리콘을 형성하는 것은 후속 공정에서 콘택플러그(110)를 식각한 후, MPS의 성장을 촉진시켜 표면적을 증대시키기 위함이다. 보다 구체적인 설명은 도 2c를 참조한다.
이어서, 제 2 절연막(108) 및 콘택플러그(110) 상부에 하드마스크층, 반사방지막을 형성한 후, 반사방지막 상부에 저장전극 마스크를 이용한 노광 및 현상 공정을 감광막 패턴(116)을 형성한다. 감광막 패턴(116)을 마스크로 반사방지막 및 하드마스크층을 식각하여 반사방지 패턴(114) 및 하드마스크 패턴(112)을 형성한다.
도 2b에 도시된 바와 같이, 하드마스크 패턴(112)을 마스크로 콘택플러그(110)를 식각하여 리세스(118)를 형성한다. 리세스(118)는 콘택플러그(110)가 등방성 식각되어 형성되는 것이 바람직하다. 리세스(118)는 측벽이 둥글게 확장된 벌브(bulb)형으로 형성되는 것이 바람직하다.
이때, 콘택플러그(110)의 식각 공정은 제 2 절연막(108), 제 1 절연막(104)과의 상이한 식각선택비를 이용하여 층간절연막(102)으로까지 과도식각되지 않는다. 즉, 제 2 절연막(108)과 제 1 절연막(104)은 질화막으로 형성되기 때문에 리세스(118) 형성 시 층간절연막(102) 하부까지 과도 식각되는 것을 방지하여 벙커 디펙트의 발생을 근본적으로 방지한다.
여기서 리세스(118)는 후속 공정에서 형성되는 저장전극의 하부가 되며 이는 저장전극의 표면적을 확장시키기 위한 제 1 단계의 작업으로 이해되는 것이 바람직하다.
도 2c에 도시된 바와 같이, 리세스(118)의 표면에 MPS(Meta-stable Poly Silicon, 120)을 성장시킨다. 여기서, 리세스(118)의 표면은 콘택플러그(110) 즉, 비정질 실리콘이기 때문에 MPS의 성장을 촉진시키고 이에 따라 표면적이 증가된다. MPS의 성장은 결정핵 생성(nucleation)는 단계와 표면 반응을 통해 높은 밀도의 원자들이 적층되는 단계와 결정입계(grain)을 통하여 리세스(118) 표면으로 성장하는 단계를 포함하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 콘택플러그(110) 및 제 2 절연막(108) 상부 층간절연막(122, 124)을 형성하고, 저장전극 마스크를 이용하여 층간절연막(124, 122)을 식각하여 저장전극 영역(126)을 형성한다. 여기서 저장전극 영역(126)은 층간절연막(124, 122)이 식각되는 측벽영역과 MPS에 의해 표면적이 확장된 영역을 포함하는 것이 바람직하다. 이때, 층간절연막(122)은 PSG(Phosphorous silicate glass)을 포함하고, 층간절연막(124)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함하는 것이 바람직하다.
저장전극 영역(126)의 표면적을 더욱 확장시키기 위해서는 층간절연막(122, 124)의 표면에도 MPS를 성장시킬 수 있지만 고집적화로 저장전극 영역(126)이 좁아지는 경우 저장전극이 브릿지될 수 있는 문제가 있을 뿐만 아니라, MPS를 성장시키기 위하여 층간절연막(122, 124) 표면에 폴리실리콘을 성장시키는 경우 전압 스윕(volatage sweep) 시에 폴리실리콘에 공핍현상이 일어나 캐패시턴스를 감소시켜 결국 리프레쉬를 저하시키는 문제가 발생할 수 있다. 따라서, 층간절연막(122, 124)의 하부에만 MPS(120)를 성장시키는 것이 바람직하다.
도시되지는 않았지만, MPS(120)가 형성된 리세스(118)를 포함하는 저장전극 영역(126) 상부에 저장전극을 형성하는 것이 바람직하다.
상술한 바와 같이 본 발명은 저장전극 영역의 하부에 비정질 실리콘을 등방성 식각하여 리세스를 형성하고, 리세스 표면에 MPS를 성장시킴으로써 저장전극의 표면적을 확장시키는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (17)
- 반도체 기판 상에 구비되는 콘택플러그;
상기 콘택플러그 내부에 구비된 리세스;
상기 리세스 표면에 성장된 MPS((Meta-stable Poly Silicon); 및
상기 MPS가 성장된 리세스를 포함하는 저장전극 영역을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 콘택플러그는
비정질 실리콘을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 콘택플러그 저부에는 제 1 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 3에 있어서,
상기 콘택플러그와 연결되며 상기 제 1 절연막을 관통하는 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 3에 있어서,
상기 제 1 절연막 상부에 구비되며 상기 콘택플러그를 이격시키는 제 2 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,
상기 저장전극 영역은
상기 제 2 절연막 상부에 형성된 층간절연막에 의해 정의되는 것을 특징으로 하는 반도체 소자. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 6에 있어서,
상기 제 1 절연막 및 상기 제 2 절연막은
질화막을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 리세스는 측벽이 둥글게 확장된 벌브형인 것을 특징으로 하는 반도체 소자. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 저장전극 영역 표면에 형성된 저장전극을 더 포함하는 것을 특징으로 하는 반도체 소자. - 반도체 기판 상에 콘택플러그를 형성하는 단계;
상기 콘택플러그 내부에 리세스를 형성하는 단계;
상기 리세스 표면에 MPS((Meta-stable Poly Silicon)를 성장시키는 단계;
상기 콘택플러그 상부에 층간절연막을 형성하는 단계; 및
상기 층간절연막을 식각하여 상기 MPS가 성장된 리세스를 포함하는 저장전극 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 11은(는) 설정등록료 납부시 포기되었습니다.청구항 10에 있어서,
상기 콘택플러그를 형성하는 단계 이전
상기 반도체 기판 상에 제 1 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 12은(는) 설정등록료 납부시 포기되었습니다.청구항 11에 있어서,
상기 제 1 절연막을 형성하는 단계 이후
상기 제 1 절연막을 관통하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 13은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 콘택플러그를 형성하는 단계는
상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계;
상기 저장전극 콘택플러그가 노출되도록 상기 제 2 절연막을 식각하여 콘택홀을 형성하는 단계; 및
상기 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 14은(는) 설정등록료 납부시 포기되었습니다.청구항 13에 있어서,
상기 도전층을 형성하는 단계는
비정질 실리콘을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 15은(는) 설정등록료 납부시 포기되었습니다.청구항 13에 있어서,
상기 리세스를 형성하는 단계는
상기 콘택플러그 및 상기 제 2 절연막 상부에 하드마스크층을 형성하는 단계;
상기 하드마스크층 상부에 상기 저장전극 영역을 정의하는 마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계; 및
상기 하드마스크 패턴을 마스크로 상기 콘택플러그를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 16은(는) 설정등록료 납부시 포기되었습니다.청구항 15에 있어서,
상기 리세스를 형성하는 단계는
상기 콘택플러그를 등방성 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 17은(는) 설정등록료 납부시 포기되었습니다.청구항 10에 있어서,
상기 저장전극 영역을 형성하는 단계 이후,
상기 MPS가 성장된 리세스를 포함하는 저장전극 영역 표면에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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