JPH09199690A - 半導体素子のキャパシタの製造方法 - Google Patents
半導体素子のキャパシタの製造方法Info
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- JPH09199690A JPH09199690A JP8349650A JP34965096A JPH09199690A JP H09199690 A JPH09199690 A JP H09199690A JP 8349650 A JP8349650 A JP 8349650A JP 34965096 A JP34965096 A JP 34965096A JP H09199690 A JPH09199690 A JP H09199690A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 238000010438 heat treatment Methods 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 8
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 238000005121 nitriding Methods 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- 229910004166 TaN Inorganic materials 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 239000010408 film Substances 0.000 description 56
- 239000010410 layer Substances 0.000 description 39
- 239000010409 thin film Substances 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- 241000907681 Morpho Species 0.000 description 1
- 208000036366 Sensation of pressure Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- CUZMQPZYCDIHQL-VCTVXEGHSA-L calcium;(2s)-1-[(2s)-3-[(2r)-2-(cyclohexanecarbonylamino)propanoyl]sulfanyl-2-methylpropanoyl]pyrrolidine-2-carboxylate Chemical compound [Ca+2].N([C@H](C)C(=O)SC[C@@H](C)C(=O)N1[C@@H](CCC1)C([O-])=O)C(=O)C1CCCCC1.N([C@H](C)C(=O)SC[C@@H](C)C(=O)N1[C@@H](CCC1)C([O-])=O)C(=O)C1CCCCC1 CUZMQPZYCDIHQL-VCTVXEGHSA-L 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- BQJCRHHNABKAKU-KBQPJGBKSA-N morphine Chemical compound O([C@H]1[C@H](C=C[C@H]23)O)C4=C5[C@@]12CCN(C)[C@@H]3CC5=CC=C4O BQJCRHHNABKAKU-KBQPJGBKSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 210000004872 soft tissue Anatomy 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 高誘電率で静電容量の大きい半導体素子のキ
ャパシタを製造する。 【解決手段】 半導体基板11上に第１絶縁膜13、アンド
ープド半導体層14、第２絶縁膜15及びコンタクトホール
16を順次形成し、コンタクトホール16とアンドープド半
導体層14と第２絶縁膜15の側面とにキャパシタ第１電極
18を形成した後、キャパシタ第１電極18上に誘電膜19を
形成し、誘電膜19上にキャパシタ第２電極20を形成して
半導体素子のキャパシタを製造する。
ャパシタを製造する。 【解決手段】 半導体基板11上に第１絶縁膜13、アンド
ープド半導体層14、第２絶縁膜15及びコンタクトホール
16を順次形成し、コンタクトホール16とアンドープド半
導体層14と第２絶縁膜15の側面とにキャパシタ第１電極
18を形成した後、キャパシタ第１電極18上に誘電膜19を
形成し、誘電膜19上にキャパシタ第２電極20を形成して
半導体素子のキャパシタを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタ(capacitor) の製造方法に係るもので、詳しくは、
集積度が高く、大きい静電容量を有する半導体素子のキ
ャパシタの製造方法に係るものである。
シタ(capacitor) の製造方法に係るもので、詳しくは、
集積度が高く、大きい静電容量を有する半導体素子のキ
ャパシタの製造方法に係るものである。
【０００２】
【従来の技術】従来半導体素子のキャパシタにおいて
は、図３に示したように、半導体基板 (1)内に複数の不
純物拡散領域(2) が形成され、該半導体基板(1) 上には
酸化膜(3) が形成された後該酸化膜(3) が選択的食刻さ
れてコンタクトホールが形成される。
は、図３に示したように、半導体基板 (1)内に複数の不
純物拡散領域(2) が形成され、該半導体基板(1) 上には
酸化膜(3) が形成された後該酸化膜(3) が選択的食刻さ
れてコンタクトホールが形成される。
【０００３】次いで、該前記酸化膜(3) 上及び該コンタ
クトホール上にポリシリコン層(8)が形成され、該ポリ
シリコン層(8) がはパターニングされて、該ポリシリコ
ン層(8) 上に誘電薄膜(9) が形成され、該誘電薄膜(9)
上にキャパシタ上部電極の電導層(10)が形成されてい
た。近来、半導体素子の高集積化に従い、記憶セルが漸
次小さくなって、キャパシタの占有面積も減少されるた
め、前記誘電薄膜(dielectric thin film)(9) の誘電率
(dielectric constant：εr)を高めることが重要な課題
となっている。そこで、互換性の良い(compatible)二酸
化硅素(SiO2)を用いて誘電薄膜を形成していたが、該Si
O2は誘電率が約 3.8に過ぎない。このSiO2の誘電膜は厚
さを減らすには限界があるため、単独では使用し得ず、
酸化膜−窒化膜−酸化膜層(Oxide-Nitride-Oxide :以
下、ONO と称す) の薄膜形態又は窒化膜−酸化膜層(Nit
ride-Oxide: 以下、NOと称す) の薄膜形態に形成して使
用していた。
クトホール上にポリシリコン層(8)が形成され、該ポリ
シリコン層(8) がはパターニングされて、該ポリシリコ
ン層(8) 上に誘電薄膜(9) が形成され、該誘電薄膜(9)
上にキャパシタ上部電極の電導層(10)が形成されてい
た。近来、半導体素子の高集積化に従い、記憶セルが漸
次小さくなって、キャパシタの占有面積も減少されるた
め、前記誘電薄膜(dielectric thin film)(9) の誘電率
(dielectric constant：εr)を高めることが重要な課題
となっている。そこで、互換性の良い(compatible)二酸
化硅素(SiO2)を用いて誘電薄膜を形成していたが、該Si
O2は誘電率が約 3.8に過ぎない。このSiO2の誘電膜は厚
さを減らすには限界があるため、単独では使用し得ず、
酸化膜−窒化膜−酸化膜層(Oxide-Nitride-Oxide :以
下、ONO と称す) の薄膜形態又は窒化膜−酸化膜層(Nit
ride-Oxide: 以下、NOと称す) の薄膜形態に形成して使
用していた。
【０００４】しかし、現在用いられている前記NO薄膜の
有効厚さは窒化熱処理(nitridationanneal)を施しても
約 4nm程度過ぎず、前記ONO は薄膜の誘電常数が小さい
ため高集積化を図るには限界がある。また、前記NO層を
用いてキャパシタを形成する場合は、下限線(low limi
t) 以上のキャパシタンスを確保するため、プレナー型
(planner type)のキャパシタでない、３次元構造のキャ
パシタを形成すべきである。そのためには半導体基板表
面上に積層させるか、または半導体基板表面下を掘るよ
うになり、工程が極めて煩雑になる。
有効厚さは窒化熱処理(nitridationanneal)を施しても
約 4nm程度過ぎず、前記ONO は薄膜の誘電常数が小さい
ため高集積化を図るには限界がある。また、前記NO層を
用いてキャパシタを形成する場合は、下限線(low limi
t) 以上のキャパシタンスを確保するため、プレナー型
(planner type)のキャパシタでない、３次元構造のキャ
パシタを形成すべきである。そのためには半導体基板表
面上に積層させるか、または半導体基板表面下を掘るよ
うになり、工程が極めて煩雑になる。
【０００５】従って、このような限界を克服するため、
最近、２通りの研究が行われており、その１つには、キ
ャパシタの蓄積ノードに用いられる化学気相蒸着(CVD)
によるシリコンの表面を、柔らかい組織(smooth morpho
logy) でなく、荒い組織(rugged morphology) に変化さ
せ、設計規則及び構造上制限されているキャパシタ領域
から有効キャパシタ領域(effective capacitor area)を
増加させるという、いわゆるHSG(Hemispher grain)-Si
を用いた蓄積ノードを製造する方法である。
最近、２通りの研究が行われており、その１つには、キ
ャパシタの蓄積ノードに用いられる化学気相蒸着(CVD)
によるシリコンの表面を、柔らかい組織(smooth morpho
logy) でなく、荒い組織(rugged morphology) に変化さ
せ、設計規則及び構造上制限されているキャパシタ領域
から有効キャパシタ領域(effective capacitor area)を
増加させるという、いわゆるHSG(Hemispher grain)-Si
を用いた蓄積ノードを製造する方法である。
【０００６】また、他の１つは誘電常数が大きい高誘電
体として、例えばTa2 O5（εr ≒2.4 ）又はBST(Bax Sr
1-x TiO3) （εr ≒300 ）を用い、キャパシタ誘電薄膜
を形成する方法がある。しかし、このような高誘電体の
薄膜を形成すると、誘電常数が急激に減少し漏洩電流が
増加するおそれがあるので実用化が難しい。通常、Ta2
O5を用いるときは、TaのソースとしてTa(OC2H5)5(penta
-ethoxy-tantalum) を用い、酸化膜を生成する酸素(O2)
気体を同時に投入し、低圧化学気相蒸着LPCVD(Low-Pres
sure hemical vapor deposition) 法又はプラズマ化学
気相蒸着、若しくはECR-PECVD 法により薄膜を形成す
る。
体として、例えばTa2 O5（εr ≒2.4 ）又はBST(Bax Sr
1-x TiO3) （εr ≒300 ）を用い、キャパシタ誘電薄膜
を形成する方法がある。しかし、このような高誘電体の
薄膜を形成すると、誘電常数が急激に減少し漏洩電流が
増加するおそれがあるので実用化が難しい。通常、Ta2
O5を用いるときは、TaのソースとしてTa(OC2H5)5(penta
-ethoxy-tantalum) を用い、酸化膜を生成する酸素(O2)
気体を同時に投入し、低圧化学気相蒸着LPCVD(Low-Pres
sure hemical vapor deposition) 法又はプラズマ化学
気相蒸着、若しくはECR-PECVD 法により薄膜を形成す
る。
【０００７】また、Ta2O5 は、誘電常数が22〜28であっ
て、SiO2に比べ６倍以上高く、薄膜を形成した後適切な
熱処理を施すと漏洩電流が4MV/cm2 の電気場下で約10-9
〜10 -7A/cm2 程度に小さくなるため高集積メモリ素子の
キャパシタに適用することができるが、蓄積ノードとし
てSiO2を使用する場合はTa2O5 が蒸着するとき、シリコ
ンの表面が酸化してSiO2膜が形成され、シリコン蒸着後
に熱処理を行うと形成されたSiO2膜が一層成長される。
このように中間膜のSiO2が形成されると誘電膜層の誘電
常数(effective dielectric constant) が減少するため
得ようとする静電容量を容易に得ることができない。
て、SiO2に比べ６倍以上高く、薄膜を形成した後適切な
熱処理を施すと漏洩電流が4MV/cm2 の電気場下で約10-9
〜10 -7A/cm2 程度に小さくなるため高集積メモリ素子の
キャパシタに適用することができるが、蓄積ノードとし
てSiO2を使用する場合はTa2O5 が蒸着するとき、シリコ
ンの表面が酸化してSiO2膜が形成され、シリコン蒸着後
に熱処理を行うと形成されたSiO2膜が一層成長される。
このように中間膜のSiO2が形成されると誘電膜層の誘電
常数(effective dielectric constant) が減少するため
得ようとする静電容量を容易に得ることができない。
【０００８】また、最近、Ta2O5 薄膜を蒸着する以前
に、蓄積ノードをなすシリコン層の表面を窒化処理(nit
ridation) し、表面部にシリコン窒化膜を形成した後Ta
2O5 薄膜を蒸着する方法が提案されており、この場合、
窒化処理を行わない場合よりも誘電常数、漏洩電流及び
TDDB(Time Dependent Dielectric Breakdown) 特性を改
善できることが報告されている。
に、蓄積ノードをなすシリコン層の表面を窒化処理(nit
ridation) し、表面部にシリコン窒化膜を形成した後Ta
2O5 薄膜を蒸着する方法が提案されており、この場合、
窒化処理を行わない場合よりも誘電常数、漏洩電流及び
TDDB(Time Dependent Dielectric Breakdown) 特性を改
善できることが報告されている。
【０００９】更に、Ta2O5 薄膜をキャパシタ誘電膜とし
て用いる場合、シリコン電極の表面を荒い組織に形成
し、信頼性を低下させずに、静電容量を約60％増加させ
る方法が提案されている。この場合、静電容量は約 2.
5fF/μm2程度であって、再現性の問題がなければTa2O5
薄膜の実用化が可能になる。
て用いる場合、シリコン電極の表面を荒い組織に形成
し、信頼性を低下させずに、静電容量を約60％増加させ
る方法が提案されている。この場合、静電容量は約 2.
5fF/μm2程度であって、再現性の問題がなければTa2O5
薄膜の実用化が可能になる。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造方法では、シリコン層をキャパシタの下
部電極に用いると、該キャパシタの下部電極表面が酸化
又は窒化されて酸化膜又は窒化膜が形成され、Ta2O5 薄
膜固有の大きい静電容量を得ることが難しいという不都
合な点があった。
うな従来の製造方法では、シリコン層をキャパシタの下
部電極に用いると、該キャパシタの下部電極表面が酸化
又は窒化されて酸化膜又は窒化膜が形成され、Ta2O5 薄
膜固有の大きい静電容量を得ることが難しいという不都
合な点があった。
【００１１】本発明の目的は、超硬合金属(refractory
metal)又は高融点金属、若しくは金属シリサイドを下部
電極に用いて、高誘電体固有の高誘電常数を得ると共
に、キャパシタの実効面積を増大し得る半導体素子のキ
ャパシタ製造方法を提供しようとするものである。
metal)又は高融点金属、若しくは金属シリサイドを下部
電極に用いて、高誘電体固有の高誘電常数を得ると共
に、キャパシタの実効面積を増大し得る半導体素子のキ
ャパシタ製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】このため、請求項１に係
る発明では、半導体基板上に第１絶縁膜を形成し該絶縁
膜上にアンドープド半導体層を形成する段階と、該アン
ドープド半導体層をパターニングする段階と、前記アン
ドープド半導体層上に第2 絶縁膜を形成する段階と該第
２絶縁膜、前記アンドープド半導体層及び前記第１絶縁
膜を選択的食刻し該アンドープド半導体層の一部領域が
露出されるようにコンタクトホールを形成する段階と、
該コンタクトホール、前記アンドープド半導体層及び前
記第２絶縁膜の側面にキャパシタ第１電極を形成する段
階と、前記第２絶縁膜を除去する手段と、前記キャパシ
タ第１電極上に誘電膜を形成し該誘電膜上にキャパシタ
第２電極を形成する段階とを順次行うようになってい
る。
る発明では、半導体基板上に第１絶縁膜を形成し該絶縁
膜上にアンドープド半導体層を形成する段階と、該アン
ドープド半導体層をパターニングする段階と、前記アン
ドープド半導体層上に第2 絶縁膜を形成する段階と該第
２絶縁膜、前記アンドープド半導体層及び前記第１絶縁
膜を選択的食刻し該アンドープド半導体層の一部領域が
露出されるようにコンタクトホールを形成する段階と、
該コンタクトホール、前記アンドープド半導体層及び前
記第２絶縁膜の側面にキャパシタ第１電極を形成する段
階と、前記第２絶縁膜を除去する手段と、前記キャパシ
タ第１電極上に誘電膜を形成し該誘電膜上にキャパシタ
第２電極を形成する段階とを順次行うようになってい
る。
【００１３】また、請求項２に係る発明では、前記キャ
パシタ第１電極(18)を形成する段階は、前記コンタクト
ホール(16)を形成する段階を行った後、該コンタクトホ
ール(16)、前記アンドープド半導体層(14)及び、前記第
２絶縁膜(15)の側面上に多結晶性シリコンを形成する。
また、請求項３に係る発明では、前記多結晶シリコン
は、ドープド多結晶シリコンを含み、該多結晶シリコン
を形成した後、急速熱処理を施して形成する。
パシタ第１電極(18)を形成する段階は、前記コンタクト
ホール(16)を形成する段階を行った後、該コンタクトホ
ール(16)、前記アンドープド半導体層(14)及び、前記第
２絶縁膜(15)の側面上に多結晶性シリコンを形成する。
また、請求項３に係る発明では、前記多結晶シリコン
は、ドープド多結晶シリコンを含み、該多結晶シリコン
を形成した後、急速熱処理を施して形成する。
【００１４】また、請求項４に係る発明では、前記第２
絶縁膜(15)は、湿式食刻により除去する。また、請求項
５に係る発明では、前記キャパシタ第１電極(18)を形成
する段階では、前記コンタクトホール(16)を形成した
後、該コンタクトホール(16)を含んだ基板上に多結晶シ
リコンを形成する段階と、前記多結晶シリコンを異方性
食刻し、前記コンタクトホール(16)の側面及び前記第２
絶縁膜(15)の側面に多結晶シリコンのポリ側壁スペーサ
(17)を形成する段階と、前記コンタクトホール(16)の下
面、前記ポリ側壁スペーサ(17)及び前記アンドープド半
導体層(14)上に選択的に電導層を形成する段階と、を行
う。
絶縁膜(15)は、湿式食刻により除去する。また、請求項
５に係る発明では、前記キャパシタ第１電極(18)を形成
する段階では、前記コンタクトホール(16)を形成した
後、該コンタクトホール(16)を含んだ基板上に多結晶シ
リコンを形成する段階と、前記多結晶シリコンを異方性
食刻し、前記コンタクトホール(16)の側面及び前記第２
絶縁膜(15)の側面に多結晶シリコンのポリ側壁スペーサ
(17)を形成する段階と、前記コンタクトホール(16)の下
面、前記ポリ側壁スペーサ(17)及び前記アンドープド半
導体層(14)上に選択的に電導層を形成する段階と、を行
う。
【００１５】また、請求項６に係る発明では、前記電導
層は、高融点金属、金属シリサイド、Ptおよび uOx の
うちいずれか１つにて形成される。また、請求項７に係
る発明では、前記高融点金属は、W 、Ti、Ta、Pt、Moの
うちいずれか１つである。また、請求項８に係る発明で
は、前記金属シリサイドは、 Six 、TiSix 、及びTaSi
x のうちいずれか１つである。
層は、高融点金属、金属シリサイド、Ptおよび uOx の
うちいずれか１つにて形成される。また、請求項７に係
る発明では、前記高融点金属は、W 、Ti、Ta、Pt、Moの
うちいずれか１つである。また、請求項８に係る発明で
は、前記金属シリサイドは、 Six 、TiSix 、及びTaSi
x のうちいずれか１つである。
【００１６】また、請求項９に係る発明では、前記誘電
膜(19)は、Ta2 O5、Bax Sr1-x TiO3、Pbx Zr1-x TiO3の
うちいずれか１つを選択して形成する。また、請求項１
０に係る発明では、前記誘電膜(19)を形成する段階で
は、前記キャパシタ第１電極 (18) を窒化処理する段階
と、該窒化処理されたキャパシタ第１電極(18)上にTa2O
5 層を形成する段階と、該Ta2O5 層を熱処理する手段と
が行われる。
膜(19)は、Ta2 O5、Bax Sr1-x TiO3、Pbx Zr1-x TiO3の
うちいずれか１つを選択して形成する。また、請求項１
０に係る発明では、前記誘電膜(19)を形成する段階で
は、前記キャパシタ第１電極 (18) を窒化処理する段階
と、該窒化処理されたキャパシタ第１電極(18)上にTa2O
5 層を形成する段階と、該Ta2O5 層を熱処理する手段と
が行われる。
【００１７】また、請求項１１に係る発明では、前記Ta
2O5 層は、Ta(OC2Ｈ5)5 及び酸素O2をソースとし、低圧
化学気相蒸着法、プラズマ化学気相蒸着法及び、ECR-PE
CVD法のうちいずれか１つを用いて形成する。また、請
求項１２に係る発明では、前記Ta2O5 層は、形成した
後、酸素プラズマにより熱処理を施す。
2O5 層は、Ta(OC2Ｈ5)5 及び酸素O2をソースとし、低圧
化学気相蒸着法、プラズマ化学気相蒸着法及び、ECR-PE
CVD法のうちいずれか１つを用いて形成する。また、請
求項１２に係る発明では、前記Ta2O5 層は、形成した
後、酸素プラズマにより熱処理を施す。
【００１８】また、請求項１３に係る発明では、前記Ta
2O5 層は、形成した後、紫外線およびオゾンを用いた熱
処理と酸素を用いた熱処理との２段階熱処理を施す。ま
た、請求項１４に係る発明では、前記キャパシタ第２電
極(20)は、TiN 、W、Mo及びTaN のうちいずれか１つを
選択して形成する。
2O5 層は、形成した後、紫外線およびオゾンを用いた熱
処理と酸素を用いた熱処理との２段階熱処理を施す。ま
た、請求項１４に係る発明では、前記キャパシタ第２電
極(20)は、TiN 、W、Mo及びTaN のうちいずれか１つを
選択して形成する。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を、図面
を用いて説明する。本発明に係る半導体素子のキャパシ
タの製造方法においては、図１(A) に示したように、先
ず、半導体基板上(11)に複数の不純物拡散領域(12)を形
成し、該不純物拡散領域(12)を包含した、半導体基板(1
1)上にUSG(undoped Siligate lass) の第１絶縁膜(13)
を形成し該第１絶縁膜(13)上にドーピングされない(Und
oped) ポリシリコン層のアンドープド半導体層14を形成
する。このとき、それら第１絶縁膜 (13) 及びアンドー
プド半導体層(14)の厚さはそれら２つの物質のエッチン
グ選択度(etch selectivity)により決定し、前記ドーピ
ングされない(undoped) ポリシリコンの半導体層(14)に
はフォトリソグラフィーにより、所定大きさのコンタク
トホールを形成して前記第１絶縁膜(13)上の所定領域を
露出させる。
を用いて説明する。本発明に係る半導体素子のキャパシ
タの製造方法においては、図１(A) に示したように、先
ず、半導体基板上(11)に複数の不純物拡散領域(12)を形
成し、該不純物拡散領域(12)を包含した、半導体基板(1
1)上にUSG(undoped Siligate lass) の第１絶縁膜(13)
を形成し該第１絶縁膜(13)上にドーピングされない(Und
oped) ポリシリコン層のアンドープド半導体層14を形成
する。このとき、それら第１絶縁膜 (13) 及びアンドー
プド半導体層(14)の厚さはそれら２つの物質のエッチン
グ選択度(etch selectivity)により決定し、前記ドーピ
ングされない(undoped) ポリシリコンの半導体層(14)に
はフォトリソグラフィーにより、所定大きさのコンタク
トホールを形成して前記第１絶縁膜(13)上の所定領域を
露出させる。
【００２０】次いで、図１(B) に示したように、前記ア
ンドープド半導体層(14)上にHLD(High temperature Low
pressur Dielectric)の第２絶縁膜(15)を形成した後、
フォトリソグラフィーと乾式エッチングとを施して、前
記第１絶縁膜(13)及び第２絶縁膜(15)の所定領域を除去
し、自己整合された(self aligned)コンタクトホール(1
6)を形成する。このとき、前記コンタクトホール(16)に
隣接したアンドープド半導体層(14)上面の一部が露出さ
れる。
ンドープド半導体層(14)上にHLD(High temperature Low
pressur Dielectric)の第２絶縁膜(15)を形成した後、
フォトリソグラフィーと乾式エッチングとを施して、前
記第１絶縁膜(13)及び第２絶縁膜(15)の所定領域を除去
し、自己整合された(self aligned)コンタクトホール(1
6)を形成する。このとき、前記コンタクトホール(16)に
隣接したアンドープド半導体層(14)上面の一部が露出さ
れる。
【００２１】また、前記第２絶縁膜(15)及びアンドープ
ド半導体層(14)の厚さはエッチング選択度とビットライ
ン及び蓄積ノードとの静電容量(Cb/Cs) によって決定さ
れる。次いで、図１(C) に示したように、前記コンタク
トホール(16)を含んだ第２絶縁膜(15)上に、ドーピング
されたポリシリコンを蒸着した後、異方性乾式食刻を施
して前記コンタトホール(16)と第１絶縁膜(13)及び第２
絶縁膜(15)との側面にポリ側壁スペーサ(poly-side al
l spacer)(17) を形成する。
ド半導体層(14)の厚さはエッチング選択度とビットライ
ン及び蓄積ノードとの静電容量(Cb/Cs) によって決定さ
れる。次いで、図１(C) に示したように、前記コンタク
トホール(16)を含んだ第２絶縁膜(15)上に、ドーピング
されたポリシリコンを蒸着した後、異方性乾式食刻を施
して前記コンタトホール(16)と第１絶縁膜(13)及び第２
絶縁膜(15)との側面にポリ側壁スペーサ(poly-side al
l spacer)(17) を形成する。
【００２２】次いで、図１(D) に示したように、前記ポ
リ側壁スペーサ(17)の形成された半導体基板(11)上に選
択的(selectively) に金属層のキャパシタ第１電極(18)
を形成する。このとき、アンドープド／ドープドポリシ
リコン(14、17) 上と第２絶縁膜(15)上とで核が生成され
る初期の遅延時間があることを利用して、アンドープド
半導体層(14)とポリ側壁スペーサ(17)との上のみに、選
択的にW 、Ti、Ta、Moの高融点金属、又は Six 、TiSi
x 、TaSix の金属シリサイド、若しくはPt、uOx などを
用いて金属層の第１電極(18)を形成する。
リ側壁スペーサ(17)の形成された半導体基板(11)上に選
択的(selectively) に金属層のキャパシタ第１電極(18)
を形成する。このとき、アンドープド／ドープドポリシ
リコン(14、17) 上と第２絶縁膜(15)上とで核が生成され
る初期の遅延時間があることを利用して、アンドープド
半導体層(14)とポリ側壁スペーサ(17)との上のみに、選
択的にW 、Ti、Ta、Moの高融点金属、又は Six 、TiSi
x 、TaSix の金属シリサイド、若しくはPt、uOx などを
用いて金属層の第１電極(18)を形成する。
【００２３】次いで、図１(E) に示したように、湿式食
刻を施して残っている第２絶縁膜(15)を除去した後、前
記基板11上にTa2O5 の誘電膜(19)を、Ta(OC2H5)5及び酸
素(O 2)気体をソースに用いて低圧化学気相蒸着(Low-Pre
ssure hemical Vapor Deposition: LPCVD)、又はプラズ
マ化学気相蒸着(Plasma-enhanced Chemical Vapor Depo
sition: PECVD)法により形成する。そして、該誘電膜(1
9)を酸素O2プラズマ熱処理をするか、または紫外線およ
びオゾンを用いた熱処理(UV-O3 anneal)と酸素を用いた
熱処理(dry-O2 anneal) との２段階熱処理をする。
刻を施して残っている第２絶縁膜(15)を除去した後、前
記基板11上にTa2O5 の誘電膜(19)を、Ta(OC2H5)5及び酸
素(O 2)気体をソースに用いて低圧化学気相蒸着(Low-Pre
ssure hemical Vapor Deposition: LPCVD)、又はプラズ
マ化学気相蒸着(Plasma-enhanced Chemical Vapor Depo
sition: PECVD)法により形成する。そして、該誘電膜(1
9)を酸素O2プラズマ熱処理をするか、または紫外線およ
びオゾンを用いた熱処理(UV-O3 anneal)と酸素を用いた
熱処理(dry-O2 anneal) との２段階熱処理をする。
【００２４】このとき、該誘電膜(19)は、Bax Sr1-x Ti
O3、Pbx Zr1-x TiO3などを用いて形成することもでき
る。その後、前記誘電薄膜(19)上にキャパシタの第２電
極(20)としての上部電極をTiN 、 Ta 、W 、Moからなる
超硬合金(refractory metal)又は金属シリサイド(metal
silicide)を用いて形成する。
O3、Pbx Zr1-x TiO3などを用いて形成することもでき
る。その後、前記誘電薄膜(19)上にキャパシタの第２電
極(20)としての上部電極をTiN 、 Ta 、W 、Moからなる
超硬合金(refractory metal)又は金属シリサイド(metal
silicide)を用いて形成する。
【００２５】このように製造された半導体素子のキャパ
シタは、自己整合によりコンタクトホールが大きく形成
されるため、従来の半導体素子に比べキャパシタの実効
面積が増加される。また、Ta2O5 を用いて誘電膜を形成
し、W などの高融点金属を用いて下部電極を形成してい
るため、従来よりも高誘電率のキャパシタを得ることが
できるという効果がある。
シタは、自己整合によりコンタクトホールが大きく形成
されるため、従来の半導体素子に比べキャパシタの実効
面積が増加される。また、Ta2O5 を用いて誘電膜を形成
し、W などの高融点金属を用いて下部電極を形成してい
るため、従来よりも高誘電率のキャパシタを得ることが
できるという効果がある。
【００２６】そして、本発明の第２実施形態として、次
にように半導体素子のキャパシタを製造することもでき
る。即ち、先ず、前記第１実施形態と同様に基板(11)上
に不純物拡散領域(12)、第１絶縁膜、アンドープド半導
体層(14)及びコンダクトホール(16)を順次形成し（図２
(A) 、(B) 参照）、その後、図２(C) に示したように、
前記コンタクトホール(16)を含んだ基板(11)上にドープ
ドポリシリコンを形成した後、乾式食刻を施して前記第
１絶縁膜(13)の上面及び側面と、前記第２絶縁膜(15)の
側面を除いた部分のドープドポリシリコンを除去してキ
ャパシタ第１電極(27)を形成する。その後前記ドーピン
グされたポリシリコンに急速熱処理(Rapid Thermal Ann
ealing; RTA)を施した後、湿式ディップ(WET-DIP) して
残りの第２絶縁膜(15)を除去すると第１及び第２絶縁膜
(13)、(15)の側面にはポリ側壁スペーサの第１電極(27)
が形成される。
にように半導体素子のキャパシタを製造することもでき
る。即ち、先ず、前記第１実施形態と同様に基板(11)上
に不純物拡散領域(12)、第１絶縁膜、アンドープド半導
体層(14)及びコンダクトホール(16)を順次形成し（図２
(A) 、(B) 参照）、その後、図２(C) に示したように、
前記コンタクトホール(16)を含んだ基板(11)上にドープ
ドポリシリコンを形成した後、乾式食刻を施して前記第
１絶縁膜(13)の上面及び側面と、前記第２絶縁膜(15)の
側面を除いた部分のドープドポリシリコンを除去してキ
ャパシタ第１電極(27)を形成する。その後前記ドーピン
グされたポリシリコンに急速熱処理(Rapid Thermal Ann
ealing; RTA)を施した後、湿式ディップ(WET-DIP) して
残りの第２絶縁膜(15)を除去すると第１及び第２絶縁膜
(13)、(15)の側面にはポリ側壁スペーサの第１電極(27)
が形成される。
【００２７】次いで、図２(D) に示したように前記キャ
パシタ第１電極(27)を窒化処理 (Nitridation)する。こ
のとき、該窒化処理においては、誘電薄膜としてTa2O5
を用いて形成するとき、自然(native)酸化膜又は界面(I
nterface) シリコン酸化膜が形成されないように抑制す
る。次いで、半導体基板11の窒化処理を施した後、Ta(O
C2H5)5及び酸素(O2)をソース(source)とし、低圧化学気
相蒸着法又はプラズマ化学気相蒸着法若しくはECR(Elec
tron Cylotron Resonance)-PECVD方法を用いて前記キャ
パシタ第１電極(27)の表面及び前記コンタクトホール(1
6)の底面を覆うようにTa2O5 の誘電薄膜(28)を形成した
後、酸素プラズマ熱処理または２段階熱処理を施して該
誘電膜(28)の電気的安定を図る。
パシタ第１電極(27)を窒化処理 (Nitridation)する。こ
のとき、該窒化処理においては、誘電薄膜としてTa2O5
を用いて形成するとき、自然(native)酸化膜又は界面(I
nterface) シリコン酸化膜が形成されないように抑制す
る。次いで、半導体基板11の窒化処理を施した後、Ta(O
C2H5)5及び酸素(O2)をソース(source)とし、低圧化学気
相蒸着法又はプラズマ化学気相蒸着法若しくはECR(Elec
tron Cylotron Resonance)-PECVD方法を用いて前記キャ
パシタ第１電極(27)の表面及び前記コンタクトホール(1
6)の底面を覆うようにTa2O5 の誘電薄膜(28)を形成した
後、酸素プラズマ熱処理または２段階熱処理を施して該
誘電膜(28)の電気的安定を図る。
【００２８】最後にTa2O5 にてなる誘電薄膜(28)の表面
を覆うようにキャパシタの上部電極である第２電極(29)
をTiN 、W 、Mo又はTaN などを用いて蒸着する。
を覆うようにキャパシタの上部電極である第２電極(29)
をTiN 、W 、Mo又はTaN などを用いて蒸着する。
【００２９】
【発明の効果】以上説明したように、本発明に係る半導
体素子のキャパシタ製造方法においては、コンタクトホ
ールを自己整合により形成するため、製造工程が簡単に
なり、セルの大きさが減少される高集積度素子の蓄積ノ
ードを容易に形成し得るという効果がある。
体素子のキャパシタ製造方法においては、コンタクトホ
ールを自己整合により形成するため、製造工程が簡単に
なり、セルの大きさが減少される高集積度素子の蓄積ノ
ードを容易に形成し得るという効果がある。
【００３０】また、キャパシタが２段階に開放された構
造になるため、コンタクトホールの埋設(Filling) が容
易であり、隣接されるセルとの分離(isolation) が容易
であるという効果がある。又、ポリ側壁スペーサの厚さ
に従いコンタクトホールの下面もキャパシタの面積に使
用し得るという効果がある。
造になるため、コンタクトホールの埋設(Filling) が容
易であり、隣接されるセルとの分離(isolation) が容易
であるという効果がある。又、ポリ側壁スペーサの厚さ
に従いコンタクトホールの下面もキャパシタの面積に使
用し得るという効果がある。
【００３１】更に、ポリ側壁スペーサを形成し、チタン
(Ti)層を選択的に (selective)形成した後窒化処理を施
して荒いタングステン組織(Rugged Tungsten Morpholog
y)の電極を形成するようになっているため、一層大きい
静電容量を確保することができるという効果がある。そ
して、自己整合によりコンタクトホールを形成すると
き、絶縁膜及びポリシリコンのエッジ選択度が非常に高
いため、全般の製造工程が容易に進行されるという効果
がある。
(Ti)層を選択的に (selective)形成した後窒化処理を施
して荒いタングステン組織(Rugged Tungsten Morpholog
y)の電極を形成するようになっているため、一層大きい
静電容量を確保することができるという効果がある。そ
して、自己整合によりコンタクトホールを形成すると
き、絶縁膜及びポリシリコンのエッジ選択度が非常に高
いため、全般の製造工程が容易に進行されるという効果
がある。
【００３２】また、本発明は次世代メモリ素子のキャパ
シタ誘電膜として積極的に検討されているTa2O5 薄膜の
下部電極形成に適用することができるし、従来のキャパ
シタ形成工程数よりも２〜３工程減少された工程数によ
り、一層大きい静電容量を有する半導体素子のキャパシ
タを製造することができるという効果がある。
シタ誘電膜として積極的に検討されているTa2O5 薄膜の
下部電極形成に適用することができるし、従来のキャパ
シタ形成工程数よりも２〜３工程減少された工程数によ
り、一層大きい静電容量を有する半導体素子のキャパシ
タを製造することができるという効果がある。
【図１】 本発明に係る半導体素子のキャパシタ製造方
法の第１実施形態の製造工程を示した縦断面図
法の第１実施形態の製造工程を示した縦断面図
【図２】 本発明に係る半導体素子のキャパシタ製造方
法の第２実施形態の製造工程を示した縦断面図
法の第２実施形態の製造工程を示した縦断面図
【図３】 従来半導体素子のキャパシタを示した縦断面
図
図
11 半導体基板 12 不純物拡散領域 13 第１絶縁膜 14 アンドープド半導体層 15 第２絶縁膜 16 コンタクトホール 17 ドープトポリシリコン 18、27 キャパシタ第１電極 19、28 誘電膜 20、29 キャパシタ第２電極
Claims (14)
- 【請求項１】半導体基板(11)上に第１絶縁膜(13)を形成
し、該第１絶縁膜(13)上にアンドープド半導体層(14)を
形成する段階と、 該アンドープド半導体層(14)をパターニングする段階
と、 該アンドープド半導体層(14)上に第２絶縁膜(15)を形成
する段階と、 該２絶縁膜(15)、前記アンドープド半導体層(14)及び前
記第１絶縁膜(13)を選択的食刻し該アンドープド半導体
層(14)の一部領域が露出されるようにコンタクトホール
(16)を形成する段階と、 該コンタクトホール(16)、前記アンドープド半導体層(1
4)及び前記第２絶縁膜(15) の側面にキャパシタ第１電
極(18)を形成する段階と、 前記第２絶縁膜(15)を除去する段階と、 前記キャパシタ第１電極(18)上に誘電膜(19)を形成し、
該誘電膜(19)上にキャパシタ第２電極(20)を形成する段
階と、 を順次行うことを特徴とする半導体素子のキャパシタ製
造方法。 - 【請求項２】前記キャパシタ第１電極(18)を形成する段
階は、前記コンタクトホール(16)を形成する段階を行っ
た後、該コンタクトホール(16)、前記アンドープド半導
体層(14)及び、前記第２絶縁膜(15)の側面上に多結晶性
シリコンを形成することを特徴とする請求項１記載の半
導体素子のキャパシタ製造方法。 - 【請求項３】前記多結晶シリコンは、ドープド多結晶シ
リコンを含み、該多結晶シリコンを形成した後、急速熱
処理を施して形成することを特徴とする請求項２記載の
半導体素子のキャパシタ製造方法。 - 【請求項４】前記第２絶縁膜(15)は、湿式食刻により除
去することを特徴とする請求項１〜請求項３のいずれか
１つに記載の半導体素子のキャパシタ製造方法。 - 【請求項５】前記キャパシタ第１電極(18)を形成する段
階では、前記コンタクトホール(16)を形成した後、該コ
ンタクトホール(16)を含んだ基板上に多結晶シリコンを
形成する段階と、前記多結晶シリコンを異方性食刻し、
前記コンタクトホール(16)の側面及び前記第２絶縁膜(1
5)の側面に多結晶シリコンのポリ側壁スペーサ(17)を形
成する段階と、前記コンタクトホール(16)の下面、前記
ポリ側壁スペーサ(17)及び前記アンドープド半導体層(1
4)上に選択的に電導層を形成する段階と、を行うことを
特徴とする請求項１〜請求項４のいずれか１つに記載の
半導体素子のキャパシタ製造方法。 - 【請求項６】前記電導層は、高融点金属、金属シリサイ
ド、Ptおよび uOx のうちいずれか１つにて形成される
ことを特徴とする請求項５記載の半導体素子のキャパシ
タ製造方法。 - 【請求項７】前記高融点金属は、W 、Ti、Ta、Pt、Moの
うちいずれか１つであることを特徴とする請求項６記載
の半導体素子のキャパシタ製造方法。 - 【請求項８】前記金属シリサイドは、 Six 、TiSix 、
及びTaSix のうちいずれか１つであることを特徴とする
請求項６記載の半導体素子のキャパシタ製造方法。 - 【請求項９】前記誘電膜(19)は、Ta2 O5、Bax Sr1-x Ti
O3、Pbx Zr1-x TiO3のうちいずれか１つを選択して形成
することを特徴とする請求項１〜請求項８のいずれか１
つに記載の半導体素子のキャパシタ製造方法。 - 【請求項１０】前記誘電膜(19)を形成する段階では、前
記キャパシタ第１電極 (18) を窒化処理する段階と、該
窒化処理されたキャパシタ第１電極(18)上にTa2O5 層を
形成する段階と、該Ta2O5 層を熱処理する手段とが行わ
れることを特徴とする請求項１〜請求項９のいずれか１
つに記載の半導体素子のキャパシタ製造方法。 - 【請求項１１】前記Ta2O5 層は、Ta(OC2Ｈ5)5 及び酸素
O2をソースとし、低圧化学気相蒸着法、プラズマ化学気
相蒸着法及び、ECR-PECVD 法のうちいずれか１つを用い
て形成することを特徴とする請求項10に記載の半導体素
子のキャパシタ製造方法。 - 【請求項１２】前記Ta2O5 層は、形成した後、酸素プラ
ズマにより熱処理を施すことを特徴とする請求項10また
は請求項11に記載の半導体素子のキャパシタ製造方法。 - 【請求項１３】前記Ta2O5 層は、形成した後、紫外線お
よびオゾンを用いた熱処理と酸素を用いた熱処理との２
段階熱処理を施すことを特徴とする請求項10または請求
項11に記載の半導体素子のキャパシタ製造方法。 - 【請求項１４】前記キャパシタ第２電極(20)は、TiN 、
W 、Mo及びTaN のうちいずれか１つを選択して形成する
ことを特徴とする請求項１〜請求項13のいずれか１つに
記載の半導体素子のキャパシタ製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068653A KR100253270B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체소자의 자기정합 스택캐패시터 형성방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH09199690A true JPH09199690A (ja) | 1997-07-31 |
| JP2841056B2 JP2841056B2 (ja) | 1998-12-24 |
Family
ID=19448165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349650A Expired - Fee Related JP2841056B2 (ja) | 1995-12-30 | 1996-12-27 | 半導体素子のキャパシタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5893980A (ja) |
| JP (1) | JP2841056B2 (ja) |
| KR (1) | KR100253270B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144272A (ja) * | 1999-11-09 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100259038B1 (ko) * | 1997-03-31 | 2000-06-15 | 윤종용 | 반도체커패시터제조방법및그에따라형성된반도체커패시터 |
| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| US6911371B2 (en) | 1997-12-19 | 2005-06-28 | Micron Technology, Inc. | Capacitor forming methods with barrier layers to threshold voltage shift inducing material |
| US6165833A (en) * | 1997-12-19 | 2000-12-26 | Micron Technology, Inc. | Semiconductor processing method of forming a capacitor |
| KR100504429B1 (ko) * | 1998-07-08 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체장치의 셀 커패시터 구조 및 그 형성 방법 |
| KR100322839B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 반도체소자의커패시터형성방법 |
| US20040238876A1 (en) * | 2003-05-29 | 2004-12-02 | Sunpil Youn | Semiconductor structure having low resistance and method of manufacturing same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140389A (en) * | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| JPH0456160A (ja) * | 1990-06-21 | 1992-02-24 | Toshiba Corp | 半導体装置 |
| JPH04144278A (ja) * | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR920018987A (ko) * | 1991-03-23 | 1992-10-22 | 김광호 | 캐패시터의 제조방법 |
| JPH0513706A (ja) * | 1991-07-03 | 1993-01-22 | Toshiba Corp | 半導体装置 |
| JPH05121655A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体装置の製造方法 |
| JPH05167008A (ja) * | 1991-12-12 | 1993-07-02 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2788835B2 (ja) * | 1993-03-17 | 1998-08-20 | 日本電気株式会社 | 薄膜キャパシタおよびその製造方法 |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-12-30 KR KR1019950068653A patent/KR100253270B1/ko not_active IP Right Cessation
-
1996
- 1996-12-24 US US08/772,848 patent/US5893980A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8349650A patent/JP2841056B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144272A (ja) * | 1999-11-09 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5893980A (en) | 1999-04-13 |
| KR100253270B1 (ko) | 2000-04-15 |
| KR970054141A (ko) | 1997-07-31 |
| JP2841056B2 (ja) | 1998-12-24 |
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