KR100504429B1 - 반도체장치의 셀 커패시터 구조 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 메모리 셀 어레이부와 주변 회로부를 가지는 반도체장치의 셀 커패시터 구조 및 그 형성 방법에 관한 것으로서, 특히 그 구조는 반도체 소자와 상부 배선 간을 전기적으로 절연하기 위한 평탄화된 층간 절연막 상부에 형성되며 셀 커패시터의 하부 전극을 위한 콘택홀을 사이에 두고 소정 거리 이격되며 첨점을 가지는 한 쌍의 사이드웰 스페이서와, 상기 사이드웰 스페이서 전면을 둘러싸며 상기 층간 절연막 내의 콘택홀을 채우는 하부 전극과, 상기 하부 전극 상부면을 둘러싼 유전체막과, 상기 유전체막 상부면을 둘러싼 상부 전극을 포함한다. 본 발명에 의하면, 커패시터 제조 공정시 층간 절연막 위에 스페이서를 형성하고 그 다음 스페이서를 덮으면서 콘택홀을 채우는 하부 전극을 형성하므로 제조 공정시 발생하는 유전체막 균열 및 특성 저하를 방지하여 반도체 장치의 수율과 제조 공정의 신뢰성을 높일 수 있다.
Description
본 발명은 반도체장치의 커패시터 구조 및 그 형성 방법에 관한 것으로서, 특히 메모리 반도체 장치의 셀 커패시터를 이루는 유전체막의 안정성을 높일 수 있는 반도체장치의 셀 커패시터 구조 및 그 형성 방법에 관한 것이다.
최근에는 메모리 셀 에레이와 이 메모리 셀 어레이의 주변 회로를 함께 원칩화한 반도체장치의 등장으로 멀티미디어 기능이 크게 향상되고 있으며 이에 반도체장치는 일반적인 반도체 메모리장치보다 고집적화 및 고속화를 효과적으로 달성하게 되었다.
도 1은 통상적인 반도체장치의 구조를 나타낸 수직 단면도로서, 이를 참조하면 반도체장치의 구조는 다음과 같다.
메모리 셀 어레이 영역(100)에 해당하는 기판에는 저농도의 p웰(2)과, 기판의 소자 분리 영역을 정의하기 위한 필드 산화막(8)과, 상기 메모리 셀 어레이 영역(100)에 해당하는 p웰(2) 표면에 순차 적층된 게이트 산화막(10) 및 셀 게이트 전극(12c)과, 메모리 셀 어레이 영역(100)의 필드 산화막(8) 상부면에 형성된 더미 게이트 전극(12d)과, 상기 게이트 산화막(10) 에지 근방의 웰(2) 내에 형성된 소스/드레인 영역(14,16)과, 소자와 배선 사이를 층간 절연하는 하부 층간 절연막(18)내의 콘택홀을 통해서 드레인 영역(16)과 콘택되어 데이터의 정보를 전송하는 비트 라인(22,24)과, 소자간 층간 절연하는 상부 및 하부 층간 절연막(26,18)의 콘택홀을 통해서 소스 영역(14)과 콘택되어 비트 라인(22,24)으로부터 전송된 정보를 저장하는 셀 커패시터(30,32,34,36)로 구성된다.
또한, 주변 회로 영역(200)에 해당하는 기판 내에는 저농도의 p웰(6) 및 n웰(4)과, 주변 회로 영역(200)에 해당하는 n웰(4) 및 p웰(6) 표면에 각각 순차 형성된 게이트 산화막 및 게이트 전극(12p)과, 상기 주변 회로 영역(200)에 게이트 산화막(10) 에지 근방의 웰(4,6) 내에 각각 형성된 소스/드레인 영역(14,16)과, 상기 게이트 산화막(10)과 오버랩되거나 소스/드레인(14,16) 근방에 불순물이 저농도로 주입된 LDD 영역(9)과, 소자와 배선 사이를 층간 절연하는 하부 층간 절연막(18)내의 콘택홀을 통해서 드레인 영역(16)과 콘택되어 데이터의 정보를 전송하는 비트 라인(22,24)으로 구성된다.
여기서, 도면 부호 28과 20은 모두 커패시터 하부 전극(30)과 비트 라인의 하부 전극(22)이 콘택홀에 갭필이 잘되도록 하기 위해 형성되는 스페이서이다. 그리고, 도면 부호 12d는 층간 절연막의 평탄화를 이루기 위해 형성되는 더미 라인이다.
상기와 같이 구성된 반도체장치는 셀 커패시터의 정전 용량을 크게 향상시키기 위해서 하부 전극(30) 측벽에 연결되는 도전성 물질로 이루어진 사이드웰 스페이서(32)를 형성하였다.
그러나, 도면 부호 A에 나타난 바와 같이 스페이서(32)가 다소 날카로운 첨점을 가지고 있기 때문에 하부 전극(30)과 스페이서(32) 상부의 유전체막(34)에 나쁜 영향을 끼치게 된다. 즉, 유전체막(34)이 ONO(Oxide Nitride Oxide) 구조를 가질 경우 질화막(Nitride)이 열적 영향으로부터 스트레스를 해소하기 위해 위치가 변경되어지거나 균열을 야기하기도 한다.
이러한 유전체막(34) 내의 질화막 위치 변경과 균열은 이후 산화막 증착 공정시 산화막 확산의 통로를 만들어 주며 질화막 하부의 산화막 성장을 유발시켜 결국, ONO 구조의 전기적 특성이 열화된다.
이 뿐만 아니라 유전체막(34)의 결함은 상부 전극(36)과 하부 전극(30)의 쇼트를 유발하여 메모리 셀의 데이터를 저장하는 커패시터의 충전 능력을 떨어지게 하고, 결국 반도체 메모리의 리프레쉬 특성을 저하시키게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 대용량 반도체 메모리장치의 정전 용량을 증가시키기 위해 하부 전극 측벽에 형성되는 스페이서를 가지는 커패시터에 있어서, 평탄화된 층간 절연막 상부에 하부 전극이 형성될 콘택홀을 사이에 두고 소정 거리 이격된 스페이서, 콘택홀 전면을 채우면서 스페이서 상부면과 그 근방의 층간 절연막 위에 형성된 하부 전극으로 새롭게 구조를 변경하므로써 제조 공정시 발생하는 셀 커패시터의 유전체 균열 및 신뢰성 저하를 극복할 수 있는 반도체장치의 셀 커패시터 구조를 제공하는데 있다.
본 발명의 다른 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 새롭게 변경된 셀 커패시터를 간단한 제조 공정으로 형성할 수 있는 반도체장치의 셀 커패시터 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 메모리 셀 어레이부와 주변 회로부를 가지는 반도체장치의 셀 커패시터 구조에 있어서, 하부의 반도체 소자와 상부 배선 간을 전기적으로 절연하기 위한 평탄화된 층간 절연막 상부에 형성되며 셀 커패시터의 하부 전극을 위한 콘택홀을 사이에 두고 소정 거리 이격되며 첨점을 가지는 한 쌍의 사이드웰 스페이서와, 상기 사이드웰 스페이서 전면을 둘러싸며 상기 층간 절연막 내의 콘택홀을 채우는 하부 전극과, 상기 하부 전극 상부면을 둘러싼 유전체막과, 상기 유전체막 상부면을 둘러싼 상부 전극을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명은 메모리 셀 어레이부와 주변 회로를 가지는 반도체장치의 셀 커패시터의 형성 방법에 있어서, 하부의 반도체 소자와 상부 배선 간을 전기적으로 절연하기 위한 평탄화된 층간 절연막 상부에 메모리의 셀 커패시터가 형성될 영역보다 넓게 창을 낸 제 1 감광막 패턴을 형성하는 단계와, 상기 제 1 감광막 패턴 측벽에 사이드웰 스페이서를 형성하는 단계와, 상기 사이드웰 스페이서가 형성된 기판 전면에 커패시터 하부 전극의 영역을 확보하기 위한 제 2 감광막 패턴을 형성하는 단계와, 상기 제 2 감광막 패턴을 이용하여 층간 절연막 내에 콘택홀을 형성하는 단계와, 상기 사이드웰 스페이서를 제외한 제 1 및 제 2 감광막 패턴을 제거하는 단계와, 상기 콘택홀을 채우면서 층간 절연막 위의 사이드웰 스페이서 상부면을 둘러싸는 하부 전극을 형성하는 단계와, 상기 하부 전극 상부면에 유전체막을 형성하는 단계와, 상기 유전체 막 상부면에 상부 전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 의하면, 평탄화된 층간 절연막 상부에 하부 전극이 형성될 예정인 콘택홀을 사이에 두고 소정 거리 이격된 스페이서, 콘택홀 전면을 채우면서 스페이서 상부면과 그 근방의 층간 절연막 위에 형성된 하부 전극으로 새롭게 커패시터 구조가 변경된다.
그러므로, 셀 커패시터 구조는 스페이서와 유전체막의 간격을 하부 전극의 두께만큼 떨어지게 함에 따라 유전체막을 스페이서의 첨점으로부터 안정한 상태로 만들어서 품의 신뢰성을 높일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 반도체장치의 구조를 나타낸 수직 단면도로서, 이 반도체장치의 구조는 셀 커패시터를 제외한 나머지 구조가 종래 기술과 동일하므로 이를 생략하고 본 발명의 셀 커패시터 구조만을 설명한다.
즉, 셀 커패시터는 하부의 반도체 소자와 상부 배선 간을 전기적으로 절연하기 위한 평탄화된 층간 절연막(18,26) 상부면에 형성되며 셀 커패시터의 하부 전극을 위한 콘택홀을 사이에 두고 소정 거리 이격되며 첨점을 가지는 한 쌍의 사이드웰 스페이서(264')와, 상기 사이드웰 스페이서(264') 전면을 둘러싸며 상기 층간 절연막(18,26) 내의 콘택홀을 채우며 소스 영역(14)과 콘택되는 하부 전극(300)과, 상기 하부 전극(300) 상부면을 둘러싼 유전체막(304)과, 상기 유전체막(304) 상부면을 둘러싼 상부 전극(306)으로 구성된다.
상기와 같은 구조로 이루어진 하부 전극(300)은 상기 사이드웰 스페이서(264')에 의해 표면적이 넓어지면서 고정전용량의 확보가 가능하다.
그러므로, 본 발명의 셀 커패시터는 하부 전극에 의해 스페이서와 유전체막이 일정 거리만큼 떨어져 있기 때문에 유전체막을 안정한 상태로 유지할 수 있다.
도 3 내지 도 11은 본 발명에 따른 반도체장치의 셀 커패시터를 순차적으로 형성하기 위한 공정 순서도이다.
우선, 도 3에 나타난 바와 같이 메모리 셀 어레이 영역(100)과 주변 회로 영역(200)에 해당하는 기판에 각각 저농도의 p웰(2,6)과 n웰(4)을 형성하고, 소자 분리 공정을 실시하여 필드산화막(8)을 형성한다. 그 다음 게이트 공정을 실시하여 메모리 셀 어레이 영역(100)에 해당하는 p웰(2) 표면에 순차 적층된 게이트 산화막(10) 및 셀 게이트 전극(12c)을 형성함과 동시에 주변 회로 영역(200)에 해당하는 n웰(4) 및 p웰(6) 표면에 각각 순차 형성된 게이트 산화막 및 게이트 전극(12p)을 형성한다. 이때, 메모리 셀 어레이 영역(100)의 필드 산화막(8) 상부면에도 더미 게이트 전극(12d)이 형성된다.
그 다음, 불순물 이온 주입 공정을 실시하여 메모리 셀 어레이 영역(100)과 주변 회로 영역(200)에 해당하는 게이트 산화막(10) 에지 근방의 웰 내에 각각 소스/드레인 영역(14,16)을 형성한다. 한편, 주변 회로 영역(200)의 LDD 형성 공정은 게이트 전극 측벽에 있는 스페이서(도면 부호 없음)를 형성하고 이어서 실시된다.
그 다음, 기판 전면에 평탄화된 층간 절연막(18)을 형성하고, 콘택 배선 공정을 실시하여 소스 영역(14)과 콘택되는 비트 라인 전극(22,24)을 형성한다. 다시 기판 전면에 평탄화된 층간 절연막(26)을 형성하고 그 표면에 사진 공정을 실시하여 메모리의 셀 커패시터가 형성될 영역보다 넓게 창을 낸 제 1 감광막 패턴(262)을 형성한다.
이어서 도 4에 나타난 바와 같이, 250℃ 이하의 저온에서 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 제 1 감광막 패턴(262)이 형성된 기판 전면에 폴리실리콘산화막(264)을 형성한다.
이어서 도 5에 나타난 바와 같이, 블랭크 식각 공정으로 폴리실리콘산화막(264)을 식각하여 제 1 감광막 패턴(262) 측벽에 사이드웰 스페이서(264')를 형성한다.
계속해서 도 6 내지 도 7에 나타난 바와 같이, 커패시터 하부 전극의 영역을 확보하기 위하여 사이드웰 스페이서(264')가 형성된 기판 전면에 감광 물질(266)을 도포하고 사진 공정을 진행하여 제 2 감광막 패턴(266')을 형성한다.
제 2 감광막 패턴(266')을 이용한 식각 공정을 실시하여 도 8에 나타난 바와 층간 절연막(18,26) 내에 소스 영역(14) 표면이 개방되는 콘택홀(268)을 형성한다.
이어서 도 9에 나타난 바와 같이 제 2 및 제 1 감광막 패턴(266',262)을 순차 제거한다. 이로 인해 층간 절연막(26) 상부면에는 콘택홀(268)을 사이에 두고 소정 거리 이격된 사이드웰 스페이서(264')만이 남아 있게 된다.
그 다음 콘택홀(268)의 내측벽에 폴리실리콘으로 이루어진 스페이서(28)를 형성하고, 도 10에 나타난 바와 같이 배선 공정을 실시하여 상기 콘택홀(268)을 채우고 사이드웰 스페이서(264') 상부면을 둘러싸며 소스 영역(14)과 콘택되는 하부 전극(300)을 형성한다.
이어서, 하부 전극(300) 상부면에 ONO 구조의 유전체막(304)을 형성하고, 그 위에 배선 공정을 실시하여 상부 전극(3006)을 형성하므로 셀 커패시터가 완성된다.
종래 기술에서는 고정전용량을 확보하기 위해 하부 전극 측벽에 스페이서를 형성하였기 때문에 스페이서의 다소 날카로운 첨점에 의해 유전체막의 물리적 및 전기적 특성이 열화되는 반면에, 본 발명에서는 종전과 동일한 위치에 스페이서를 형성하고 스페이서를 덮으면서 콘택홀을 채우는 하부 전극을 형성하므로 스페이서와 유전체막이 하부 전극의 두께만큼 떨어지게 된다.
그러므로, 본 발명은 스페이서의 첨점으로부터 유전체막의 특성이 저하되는 것, 예를 들어 유전체막이 ONO 구조를 가질 경우 질화막이 열적 영향을 최소화시켜 위치를 변경하거나 균열을 일으키는 등의 결함을 방지한다. 이에 따라 메모리 셀의 데이터를 저장하는 커패시터의 충전 능력을 높여서 반도체 메모리의 리프레쉬 특성을 향상시킬 수 있는 효과가 있다.
이 뿐만 아니라 본 발명은 새롭게 변경된 셀 커패시터를 종래보다 간단한 제조 공정으로 형성할 수 있기 때문에 제조 공정의 신뢰성을 높일 수 있는 효과가 있다.
도 1은 통상적인 반도체장치의 구조를 나타낸 수직 단면도이며,
도 2는 본 발명에 따른 반도체장치의 구조를 나타낸 수직 단면도이며,
도 3 내지 도 11은 본 발명에 따른 반도체장치의 셀 커패시터를 순차적으로 형성하기 위한 공정 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
2,6: 저농도 p웰 4: 저농도 n웰
8: 필드 산화막 10: 게이트 산화막
12c,12p: 게이트 전극 12d: 더미 라인
14: 소스 영역 16: 드레인 영역
18,26: 층간 절연막 20,28: 콘택홀 내의 스페이서
22,24: 비트 라인 262: 제 1 감광막 패턴
264': 사이드웰 스페이서 266': 제 2 감광막 패턴
268: 콘택홀 300: 하부 전극
304: 유전체막 306: 상부 전극
100: 메모리 셀 어레이 영역
200: 주변 회로 영역
Claims (3)
- 메모리 셀 어레이부와 주변 회로부를 가지는 반도체장치의 셀 커패시터 구조에 있어서,하부의 반도체 소자와 상부 배선 간을 전기적으로 절연하기 위한 평탄화된 층간 절연막 상부에 형성되며 셀 커패시터의 하부 전극을 위한 콘택홀을 사이에 두고 소정 거리 이격되며 첨점을 가지는 한 쌍의 사이드웰 스페이서;상기 사이드웰 스페이서 전면을 둘러싸며 상기 층간 절연막 내의 콘택홀을 채우는 하부 전극;상기 하부 전극 상부면을 둘러싼 유전체막; 및상기 유전체막 상부면을 둘러싼 상부 전극을 구비한 것을 특징으로 하는 반도체장치의 셀 커패시터 구조.
- 제 1항에 있어서, 상기 사이드웰 스페이서는 절연막으로 이루어진 것을 특징으로 하는 반도체장치의 셀 커패시터 구조.
- 메모리 셀 어레이부와 주변 회로부를 가지는 반도체장치의 셀 커패시터의 형성 방법에 있어서,하부의 반도체 소자와 상부 배선 간을 전기적으로 절연하기 위한 평탄화된 층간 절연막 상부에 메모리의 셀 커패시터가 형성될 영역보다 넓게 창을 낸 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴 측벽에 사이드웰 스페이서를 형성하는 단계;상기 사이드웰 스페이서가 형성된 기판 전면에 커패시터 하부 전극의 영역을 확보하기 위한 제 2 감광막 패턴을 형성하는 단계;상기 제 2 감광막 패턴을 이용하여 층간 절연막 내에 콘택홀을 형성하는 단계;상기 사이드웰 스페이서를 제외한 제 1 및 제 2 감광막 패턴을 제거하는 단계;상기 콘택홀을 채우면서 층간 절연막 위의 사이드웰 스페이서 상부면을 둘러싸는 하부 전극을 형성하는 단계;상기 하부 전극 상부면에 유전체막을 형성하는 단계; 및상기 유전체 막 상부면에 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 셀 커패시터 형성 방법.
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| KR1019980027412A KR100504429B1 (ko) | 1998-07-08 | 1998-07-08 | 반도체장치의 셀 커패시터 구조 및 그 형성 방법 |
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Patent Citations (5)
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