JPH08191131A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08191131A JPH08191131A JP7001501A JP150195A JPH08191131A JP H08191131 A JPH08191131 A JP H08191131A JP 7001501 A JP7001501 A JP 7001501A JP 150195 A JP150195 A JP 150195A JP H08191131 A JPH08191131 A JP H08191131A
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Abstract
(57)【要約】
【目的】 さらにキャパシタ容量の増大を図れる構造の
半導体装置と、その構造の半導体装置を容易に製造する
ことができる製法とを提供する。 【構成】 蓄積ノード電極３７と、プレート電極４０
と、これら蓄積ノード電極とプレート電極との間に介在
してあるキャパシタ用絶縁膜３８とを有するＤＲＡＭな
どの半導体装置。蓄積ノード電極３７が、導電性リング
状内側電極２２と、導電性リング状外側電極３６とを有
する。下導電層１０の上に、第１絶縁膜１２を成膜し、
第１絶縁膜１２に、開口部１８を形成し、開口部１８の
内周に、第１導電性サイドウォール２２を形成し、第１
絶縁膜１２を除去し、第１導電性サイドウォール２２の
内側および外側を覆い、当該第１導電性サイドウォール
２２から所定距離の外周位置でエッチングされた外周壁
面を持つ第２絶縁膜２８を形成し、第２絶縁膜２８の外
周壁面に、第２導電性サイドウォール３６を形成する。
その後、第２絶縁膜２８を除去する。
半導体装置と、その構造の半導体装置を容易に製造する
ことができる製法とを提供する。 【構成】 蓄積ノード電極３７と、プレート電極４０
と、これら蓄積ノード電極とプレート電極との間に介在
してあるキャパシタ用絶縁膜３８とを有するＤＲＡＭな
どの半導体装置。蓄積ノード電極３７が、導電性リング
状内側電極２２と、導電性リング状外側電極３６とを有
する。下導電層１０の上に、第１絶縁膜１２を成膜し、
第１絶縁膜１２に、開口部１８を形成し、開口部１８の
内周に、第１導電性サイドウォール２２を形成し、第１
絶縁膜１２を除去し、第１導電性サイドウォール２２の
内側および外側を覆い、当該第１導電性サイドウォール
２２から所定距離の外周位置でエッチングされた外周壁
面を持つ第２絶縁膜２８を形成し、第２絶縁膜２８の外
周壁面に、第２導電性サイドウォール３６を形成する。
その後、第２絶縁膜２８を除去する。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばＤＲＡＭなど
のように、記憶ノード電極とプレート電極とキャパシタ
用絶縁膜とを有する半導体装置の改良と、その改良され
た半導体装置の製造方法に関する。
のように、記憶ノード電極とプレート電極とキャパシタ
用絶縁膜とを有する半導体装置の改良と、その改良され
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体デバイスの世代ごとの設計ルール
の縮小は著しい。しかし、ＤＲＡＭにおいては、メモリ
ーセルは縮小しても、キャパシタ容量の減少はできな
い。このために窒化シリコン（ＳｉＮ）膜からなるキャ
パシタ用絶縁膜の薄膜化を進め、また、ポリシリコンか
らなる蓄積ノード電極の厚膜化により、蓄積ノード電極
の表面積の増大を図ってきた。しかし、ＳｉＮの薄膜化
も限界に近づき、加工性、平坦性の問題から蓄積ノード
電極の厚膜化も制限されている。
の縮小は著しい。しかし、ＤＲＡＭにおいては、メモリ
ーセルは縮小しても、キャパシタ容量の減少はできな
い。このために窒化シリコン（ＳｉＮ）膜からなるキャ
パシタ用絶縁膜の薄膜化を進め、また、ポリシリコンか
らなる蓄積ノード電極の厚膜化により、蓄積ノード電極
の表面積の増大を図ってきた。しかし、ＳｉＮの薄膜化
も限界に近づき、加工性、平坦性の問題から蓄積ノード
電極の厚膜化も制限されている。
【０００３】そこで、現在では蓄積ノード電極の形状を
リング型（シリンダ型）にしたり、フィン型を用いてキ
ャパシタ表面積の増大を行っている。
リング型（シリンダ型）にしたり、フィン型を用いてキ
ャパシタ表面積の増大を行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、単一の
リング状蓄積ノード電極では、キャパシタ容量にも限界
があり、さらにキャパシタ容量の増大が望まれている。
また、リング状蓄積ノード電極は、理論的には可能だ
が、その簡便な製造方法が確立されていない。
リング状蓄積ノード電極では、キャパシタ容量にも限界
があり、さらにキャパシタ容量の増大が望まれている。
また、リング状蓄積ノード電極は、理論的には可能だ
が、その簡便な製造方法が確立されていない。
【０００５】本発明は、上述した実情を鑑みて、さらに
キャパシタ容量の増大を図れる構造の半導体装置と、そ
の構造の半導体装置を容易に製造することができる製法
とを提供することを目的とする。
キャパシタ容量の増大を図れる構造の半導体装置と、そ
の構造の半導体装置を容易に製造することができる製法
とを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、蓄積ノード電極と、プ
レート電極と、これら蓄積ノード電極とプレート電極と
の間に介在してあるキャパシタ用絶縁膜とを有する半導
体装置であって、前記蓄積ノード電極が、導電性リング
状内側電極と、導電性リング状外側電極とを有する。
に、本発明に係る半導体装置は、蓄積ノード電極と、プ
レート電極と、これら蓄積ノード電極とプレート電極と
の間に介在してあるキャパシタ用絶縁膜とを有する半導
体装置であって、前記蓄積ノード電極が、導電性リング
状内側電極と、導電性リング状外側電極とを有する。
【０００７】前記リング状内側電極とリング状外側電極
とは、たとえばポリシリコンで構成される。前記蓄積ノ
ード電極が、半導体基板の表面に形成されたトランジス
タの拡散層と接続してあることが好ましい。
とは、たとえばポリシリコンで構成される。前記蓄積ノ
ード電極が、半導体基板の表面に形成されたトランジス
タの拡散層と接続してあることが好ましい。
【０００８】本発明に係る半導体装置の製造方法は、下
導電層の上に、第１絶縁膜を成膜する工程と、前記第１
絶縁膜に、開口部を形成する工程と、前記開口部の内周
に、導電性リング状内側電極となる第１導電性サイドウ
ォールを形成する工程と、前記第１絶縁膜を除去する工
程と、前記第１導電性サイドウォールの内側および外側
を覆い、当該第１導電性サイドウォールから所定距離の
外周位置でエッチングされた外周壁面を持つ第２絶縁膜
を形成する工程と、前記第２絶縁膜の外周壁面に、導電
性リング状外側電極となる第２導電性サイドウォールを
形成する工程と、前記第２絶縁膜を除去する工程と、前
記第１導電性サイドウォールと前記第２導電性サイドウ
ォールとを有する蓄積ノード電極の表面に、キャパシタ
用絶縁膜を成膜する工程と、前記キャパシタ用絶縁膜の
表面にプレート電極を成膜する工程とを有する。
導電層の上に、第１絶縁膜を成膜する工程と、前記第１
絶縁膜に、開口部を形成する工程と、前記開口部の内周
に、導電性リング状内側電極となる第１導電性サイドウ
ォールを形成する工程と、前記第１絶縁膜を除去する工
程と、前記第１導電性サイドウォールの内側および外側
を覆い、当該第１導電性サイドウォールから所定距離の
外周位置でエッチングされた外周壁面を持つ第２絶縁膜
を形成する工程と、前記第２絶縁膜の外周壁面に、導電
性リング状外側電極となる第２導電性サイドウォールを
形成する工程と、前記第２絶縁膜を除去する工程と、前
記第１導電性サイドウォールと前記第２導電性サイドウ
ォールとを有する蓄積ノード電極の表面に、キャパシタ
用絶縁膜を成膜する工程と、前記キャパシタ用絶縁膜の
表面にプレート電極を成膜する工程とを有する。
【０００９】前記下導電層が成膜される前に、半導体基
板の表面に、トランジスタの拡散層を形成し、拡散層が
形成された半導体基板の表面に、層間絶縁膜を形成し、
この層間絶縁膜の上に、前記下導電層を成膜することが
好ましい。前記第１導電性サイドウォールを形成し、前
記第１絶縁膜を除去する際に、前記第１導電性サイドウ
ォールの内周位置に位置する前記層間絶縁膜に、前記拡
散層に臨むコンタクトホールを形成することが好まし
い。
板の表面に、トランジスタの拡散層を形成し、拡散層が
形成された半導体基板の表面に、層間絶縁膜を形成し、
この層間絶縁膜の上に、前記下導電層を成膜することが
好ましい。前記第１導電性サイドウォールを形成し、前
記第１絶縁膜を除去する際に、前記第１導電性サイドウ
ォールの内周位置に位置する前記層間絶縁膜に、前記拡
散層に臨むコンタクトホールを形成することが好まし
い。
【００１０】前記コンタクトホール内に入り込むよう
に、記憶ノード電極の一部を構成する中間導電層を成膜
し、この中間導電層の上に、前記第２絶縁膜を形成する
ことが好ましい。前記第２導電性サイドウォールを形成
する際に、前記中間導電層および下導電層もエッチング
加工し、前記記憶ノード電極以外の部分で、前記層間絶
縁膜の表面を露出させ、前記第２絶縁膜をエッチングに
より除去する際に、前記下側絶縁膜のエッチングを防止
するために、前記層間絶縁膜の表面を、前記第２絶縁膜
とエッチング速度が相違する材質で構成することが好ま
しい。
に、記憶ノード電極の一部を構成する中間導電層を成膜
し、この中間導電層の上に、前記第２絶縁膜を形成する
ことが好ましい。前記第２導電性サイドウォールを形成
する際に、前記中間導電層および下導電層もエッチング
加工し、前記記憶ノード電極以外の部分で、前記層間絶
縁膜の表面を露出させ、前記第２絶縁膜をエッチングに
より除去する際に、前記下側絶縁膜のエッチングを防止
するために、前記層間絶縁膜の表面を、前記第２絶縁膜
とエッチング速度が相違する材質で構成することが好ま
しい。
【００１１】前記中間導電層の上に第２絶縁膜を形成
し、第２絶縁膜の外周壁面が露出するように、エッチン
グ加工する際に、その外周壁面に対応するパターンで前
記中間導電層および前記下導電層もエッチング加工し、
前記層間絶縁膜の表面を、前記記憶ノード電極以外の部
分で露出させ、その後、第２絶縁膜および層間絶縁膜の
表面に、第２導電性サイドウォールを形成するための第
２サイドウォール用導電層を成膜し、この第２サイドウ
ォール用導電層を異方性エッチング加工することによ
り、前記第２導電性サイドウォールを形成し、その後、
前記第２絶縁膜を除去しても良い。
し、第２絶縁膜の外周壁面が露出するように、エッチン
グ加工する際に、その外周壁面に対応するパターンで前
記中間導電層および前記下導電層もエッチング加工し、
前記層間絶縁膜の表面を、前記記憶ノード電極以外の部
分で露出させ、その後、第２絶縁膜および層間絶縁膜の
表面に、第２導電性サイドウォールを形成するための第
２サイドウォール用導電層を成膜し、この第２サイドウ
ォール用導電層を異方性エッチング加工することによ
り、前記第２導電性サイドウォールを形成し、その後、
前記第２絶縁膜を除去しても良い。
【００１２】前記中間導電層の上に第２絶縁膜を形成す
る際に、当該第２絶縁膜を形成するための絶縁膜をレジ
ストマスク無しでエッチバック加工し、前記第１導電性
サイドウォールの外周に、第２絶縁膜で構成される絶縁
性サイドウォールを残し、その絶縁性サイドウォールの
外周に、前記第２導電性サイドウォールを形成しても良
い。
る際に、当該第２絶縁膜を形成するための絶縁膜をレジ
ストマスク無しでエッチバック加工し、前記第１導電性
サイドウォールの外周に、第２絶縁膜で構成される絶縁
性サイドウォールを残し、その絶縁性サイドウォールの
外周に、前記第２導電性サイドウォールを形成しても良
い。
【００１３】
【作用】本発明に係る半導体装置では、蓄積ノード電極
が、導電性リング状内側電極と、導電性リング状外側電
極とを有し（二重リング型蓄積ノード）、これら電極の
内外周にキャパシタ用絶縁膜が形成される。このことか
ら、キャパシタ面積が増大し、単位セル面積当りのキャ
パシタ容量が増大する。したがって、この構造を、ＤＲ
ＡＭの各メモリセルに適用することで、その微細化とキ
ャパシタ容量の増大とを図ることができる。
が、導電性リング状内側電極と、導電性リング状外側電
極とを有し（二重リング型蓄積ノード）、これら電極の
内外周にキャパシタ用絶縁膜が形成される。このことか
ら、キャパシタ面積が増大し、単位セル面積当りのキャ
パシタ容量が増大する。したがって、この構造を、ＤＲ
ＡＭの各メモリセルに適用することで、その微細化とキ
ャパシタ容量の増大とを図ることができる。
【００１４】また、本発明に係る半導体装置の製造方法
によれば、レジストパターニングの工程を増加させるこ
となく、２重リング型の蓄積ノード電極を形成できる。
さらに、蓄積ノード電極と層間絶縁膜下の拡散層を接続
するコンタクトホールを形成するためのレジストパター
ニング（開口部パターン径）は、実際に層間絶縁膜に形
成されるコンタクトホールの直径よりも大きいため、レ
ジストパターニングの時の露光時間、ＤＯＦ（焦点深
度）のマージンを確保し易い。
によれば、レジストパターニングの工程を増加させるこ
となく、２重リング型の蓄積ノード電極を形成できる。
さらに、蓄積ノード電極と層間絶縁膜下の拡散層を接続
するコンタクトホールを形成するためのレジストパター
ニング（開口部パターン径）は、実際に層間絶縁膜に形
成されるコンタクトホールの直径よりも大きいため、レ
ジストパターニングの時の露光時間、ＤＯＦ（焦点深
度）のマージンを確保し易い。
【００１５】さらにまた、コンタクトホールの直径を十
分縮小できるので、層間絶縁膜の下に形成されるトラン
ジスタのゲート電極、ビット線との絶縁耐圧を容易に確
保することができる。また、コンタクトホールを形成す
るためのレジストパターンの際の合わせずれに対するマ
ージンも持っている。
分縮小できるので、層間絶縁膜の下に形成されるトラン
ジスタのゲート電極、ビット線との絶縁耐圧を容易に確
保することができる。また、コンタクトホールを形成す
るためのレジストパターンの際の合わせずれに対するマ
ージンも持っている。
【００１６】すなわち、本発明に係る半導体装置の製造
方法では、二重リング型蓄積ノードを有する半導体装置
を、既知の技術を組み合わせることにより、比較的容易
に製造することができる。
方法では、二重リング型蓄積ノードを有する半導体装置
を、既知の技術を組み合わせることにより、比較的容易
に製造することができる。
【００１７】
【実施例】以下、本発明に係る半導体装置およびその製
造方法を、図面に示す実施例に基づき、詳細に説明す
る。第１実施例 本発明の一実施例では、半導体メモリーの一種であるＤ
ＲＡＭにおいて、キャパシタ面積の増大を狙い、蓄積ノ
ード電極を２重のリング型にし、かつ拡散層へのコンタ
クト径を縮小して、レジストパターニングの際の合わせ
ずれ、およびトランジスタのゲート電極等の下層配線と
の絶縁耐圧に対してマージンを持たせたキャパシタ構造
を持つ半導体装置およびその製造方法を提案する。以下
に、その実施例を、製造方法に基づき、詳細に説明す
る。
造方法を、図面に示す実施例に基づき、詳細に説明す
る。第１実施例 本発明の一実施例では、半導体メモリーの一種であるＤ
ＲＡＭにおいて、キャパシタ面積の増大を狙い、蓄積ノ
ード電極を２重のリング型にし、かつ拡散層へのコンタ
クト径を縮小して、レジストパターニングの際の合わせ
ずれ、およびトランジスタのゲート電極等の下層配線と
の絶縁耐圧に対してマージンを持たせたキャパシタ構造
を持つ半導体装置およびその製造方法を提案する。以下
に、その実施例を、製造方法に基づき、詳細に説明す
る。
【００１８】本実施例では、図１（Ａ）に示すように、
半導体基板２の表面に、図示省略してあるＭＯＳトラン
ジスタのゲート絶縁膜、ゲート電極と、そのソース・ド
レイン領域用拡散層４とを形成する。各ＭＯＳトランジ
スタが、ＤＲＡＭの記憶ノードにアクセスするためのス
イッチ素子として機能する。半導体基板２としては、単
結晶シリコン基板が用いられる。
半導体基板２の表面に、図示省略してあるＭＯＳトラン
ジスタのゲート絶縁膜、ゲート電極と、そのソース・ド
レイン領域用拡散層４とを形成する。各ＭＯＳトランジ
スタが、ＤＲＡＭの記憶ノードにアクセスするためのス
イッチ素子として機能する。半導体基板２としては、単
結晶シリコン基板が用いられる。
【００１９】半導体基板の導電型は、Ｐ型、Ｎ型のいず
れでも良いが、Ｎ型ＭＯＳトランジスタをメモリセルの
トランジスタとして用いる場合には、Ｐ型基板あるいは
Ｐ型ウェルが形成してあるＮ型基板が用いられる。拡散
層４は、Ｎ型ＭＯＳトランジスタをメモリセルトランジ
スタとして用いる場合には、Ｎ型不純物拡散層で構成さ
れる。この拡散層４は、ＭＯＳトランジスタのゲート電
極を形成した後に、ゲート電極に対して自己整合的なイ
オン注入法により形成される。
れでも良いが、Ｎ型ＭＯＳトランジスタをメモリセルの
トランジスタとして用いる場合には、Ｐ型基板あるいは
Ｐ型ウェルが形成してあるＮ型基板が用いられる。拡散
層４は、Ｎ型ＭＯＳトランジスタをメモリセルトランジ
スタとして用いる場合には、Ｎ型不純物拡散層で構成さ
れる。この拡散層４は、ＭＯＳトランジスタのゲート電
極を形成した後に、ゲート電極に対して自己整合的なイ
オン注入法により形成される。
【００２０】拡散層４が形成された半導体基板２の表面
に、層間絶縁膜５を成膜する。層間絶縁膜５は、底部層
間絶縁膜６と表面層間絶縁膜８とで構成される。底部層
間絶縁膜６は、本実施例では、たとえば厚さ１００〜４
００ｎｍの酸化シリコン（ＳｉＯ2 ）系絶縁膜で構成さ
れ、ＣＶＤ法などで成膜される。表面層間絶縁膜８は、
本実施例では、たとえば厚さ５０〜４００ｎｍの窒化シ
リコン系絶縁膜で構成され、ＣＶＤ法などで成膜され
る。表面層間絶縁膜８は、あるエッチング方法のエッチ
ング速度に関して、後述する絶縁膜よりもエッチング速
度が十分小さいという条件が必要であるが、それについ
ては、この表面層間絶縁膜８の作用と共に、図３（Ｋ）
に示す工程の説明で後述する。
に、層間絶縁膜５を成膜する。層間絶縁膜５は、底部層
間絶縁膜６と表面層間絶縁膜８とで構成される。底部層
間絶縁膜６は、本実施例では、たとえば厚さ１００〜４
００ｎｍの酸化シリコン（ＳｉＯ2 ）系絶縁膜で構成さ
れ、ＣＶＤ法などで成膜される。表面層間絶縁膜８は、
本実施例では、たとえば厚さ５０〜４００ｎｍの窒化シ
リコン系絶縁膜で構成され、ＣＶＤ法などで成膜され
る。表面層間絶縁膜８は、あるエッチング方法のエッチ
ング速度に関して、後述する絶縁膜よりもエッチング速
度が十分小さいという条件が必要であるが、それについ
ては、この表面層間絶縁膜８の作用と共に、図３（Ｋ）
に示す工程の説明で後述する。
【００２１】次に、この表面層間絶縁膜８の上に、下導
電層１０を成膜する。下導電層１０は、たとえば、その
厚さが５０〜３００ｎｍのポリシリコン膜、あるいはシ
リサイド膜あるいはポリサイド膜などで構成される。そ
の下導電層１０の上に、第１絶縁膜１２を成膜する。第
１絶縁膜は、たとえば厚さ１００〜１０００ｎｍのＳｉ
Ｏ2 系の絶縁膜で構成され、ＣＶＤにより堆積する。
電層１０を成膜する。下導電層１０は、たとえば、その
厚さが５０〜３００ｎｍのポリシリコン膜、あるいはシ
リサイド膜あるいはポリサイド膜などで構成される。そ
の下導電層１０の上に、第１絶縁膜１２を成膜する。第
１絶縁膜は、たとえば厚さ１００〜１０００ｎｍのＳｉ
Ｏ2 系の絶縁膜で構成され、ＣＶＤにより堆積する。
【００２２】そして、拡散層４へ接続するために、コン
タクトホールのパターンを、レジスト膜１４でパターニ
ングする。すなわち、レジスト膜１４にフォトリソグラ
フィー法でコンタクトホール用開口部１６をパターニン
グする。次に、このレジスト膜１４をマスクとして、図
１（Ｂ）に示すように、ＳｉＯ2 エッチャーでＲＩＥ
（反応性イオンエッチング）等の異方性エッチングを行
い、第１絶縁膜１２にコンタクトホール１８を形成す
る。このエッチングは、ポリシリコンなどで構成された
下導電層１０の表面で止める。
タクトホールのパターンを、レジスト膜１４でパターニ
ングする。すなわち、レジスト膜１４にフォトリソグラ
フィー法でコンタクトホール用開口部１６をパターニン
グする。次に、このレジスト膜１４をマスクとして、図
１（Ｂ）に示すように、ＳｉＯ2 エッチャーでＲＩＥ
（反応性イオンエッチング）等の異方性エッチングを行
い、第１絶縁膜１２にコンタクトホール１８を形成す
る。このエッチングは、ポリシリコンなどで構成された
下導電層１０の表面で止める。
【００２３】次に、レジスト膜１４を剥離した後、第１
サイドウォール用導電層２０を成膜する。この導電層２
０は、たとえば厚さ５０〜５００ｎｍのポリシリコンな
どで構成され、ＣＶＤにより堆積する。次に、図１
（Ｃ）に示すように、ポリシリコンなどで構成された第
１サイドウォール用導電層２０を、ＲＩＥ等の異方性エ
ッチングを行い、コンタクトホール１８の内部に、ポリ
シリコンなどで構成された第１導電性サイドウォール２
２を残す。このエッチングは、コンタクトホール１８内
において、ポリシリコンなどで構成された下導電層１０
まで行い、表面層間絶縁膜８で止まるようにする。
サイドウォール用導電層２０を成膜する。この導電層２
０は、たとえば厚さ５０〜５００ｎｍのポリシリコンな
どで構成され、ＣＶＤにより堆積する。次に、図１
（Ｃ）に示すように、ポリシリコンなどで構成された第
１サイドウォール用導電層２０を、ＲＩＥ等の異方性エ
ッチングを行い、コンタクトホール１８の内部に、ポリ
シリコンなどで構成された第１導電性サイドウォール２
２を残す。このエッチングは、コンタクトホール１８内
において、ポリシリコンなどで構成された下導電層１０
まで行い、表面層間絶縁膜８で止まるようにする。
【００２４】次に、図１（Ｄ）に示すように、第１導電
性サイドウォール２２をマスクとして、ＳｉＯ2 エッチ
ャーによりＲＩＥ等の異方性エッチングを行い、拡散層
４までエッチングを行い、蓄積ノード電極と拡散層４を
接続するコンタクトホール２４を形成する。コンタクト
ホール２４の直径は、第１導電性サイドウォール２２に
より十分縮小されている。よって、コンタクトホールを
形成するためのレジストパターニングの合わせずれ、お
よびゲート電極などの下層配線との絶縁耐圧に対して十
分な余裕を持っている。この時、同時に第１絶縁膜１２
も除去される。なお、第１導電性サイドウォール２２
は、２重リング型蓄積ノード電極のリング状内側電極と
なる。
性サイドウォール２２をマスクとして、ＳｉＯ2 エッチ
ャーによりＲＩＥ等の異方性エッチングを行い、拡散層
４までエッチングを行い、蓄積ノード電極と拡散層４を
接続するコンタクトホール２４を形成する。コンタクト
ホール２４の直径は、第１導電性サイドウォール２２に
より十分縮小されている。よって、コンタクトホールを
形成するためのレジストパターニングの合わせずれ、お
よびゲート電極などの下層配線との絶縁耐圧に対して十
分な余裕を持っている。この時、同時に第１絶縁膜１２
も除去される。なお、第１導電性サイドウォール２２
は、２重リング型蓄積ノード電極のリング状内側電極と
なる。
【００２５】次に、図２（Ｅ）に示すように、コンタク
トホール２４内に入り込むように、中間導電層２６を堆
積する。中間導電層２６は、たとえば、５０〜２００ｎ
ｍのポリシリコンで構成され、ＣＶＤにより堆積する。
この中間導電層２６により、拡散層４と蓄積ノード電極
とを接続する。
トホール２４内に入り込むように、中間導電層２６を堆
積する。中間導電層２６は、たとえば、５０〜２００ｎ
ｍのポリシリコンで構成され、ＣＶＤにより堆積する。
この中間導電層２６により、拡散層４と蓄積ノード電極
とを接続する。
【００２６】次に、図２（Ｆ）に示すように、第２絶縁
膜２８をＣＶＤなどで成膜する。第２絶縁膜２８は、あ
るエッチング方法において、表面層間絶縁膜８のエッチ
ング速度が第２絶縁膜２８のそれよりも十分小さいこと
が必要である。また、導電層をエッチングするためのＳ
ｉエッチャーに対しては、表面層間絶縁膜８および第２
絶縁膜２８ともエッチング速度が十分小さいことが必要
である。
膜２８をＣＶＤなどで成膜する。第２絶縁膜２８は、あ
るエッチング方法において、表面層間絶縁膜８のエッチ
ング速度が第２絶縁膜２８のそれよりも十分小さいこと
が必要である。また、導電層をエッチングするためのＳ
ｉエッチャーに対しては、表面層間絶縁膜８および第２
絶縁膜２８ともエッチング速度が十分小さいことが必要
である。
【００２７】たとえば、後述する図３（Ｋ）に示す工程
でのエッチング時に、ＨＦ液をエッチング液に用いウェ
ットエッチングをするならば、表面層間絶縁膜８はＳｉ
Ｎ膜で構成され、第２絶縁膜２８はＳｉＯ2 系の絶縁膜
で構成されることが好ましい。また、気相ＨＦエッチン
グ行うならば、表面層間絶縁膜８は、ＨＴＯ(high ten
perature chemical vapor deposite oxide )で形
成する熱酸化膜で構成され、第２絶縁膜２８は、ＢＰＳ
Ｇ（ボロンおよびリン含有ガラス膜）またはＰＳＧ（リ
ン含有ガラス膜）で構成されることが好ましい。
でのエッチング時に、ＨＦ液をエッチング液に用いウェ
ットエッチングをするならば、表面層間絶縁膜８はＳｉ
Ｎ膜で構成され、第２絶縁膜２８はＳｉＯ2 系の絶縁膜
で構成されることが好ましい。また、気相ＨＦエッチン
グ行うならば、表面層間絶縁膜８は、ＨＴＯ(high ten
perature chemical vapor deposite oxide )で形
成する熱酸化膜で構成され、第２絶縁膜２８は、ＢＰＳ
Ｇ（ボロンおよびリン含有ガラス膜）またはＰＳＧ（リ
ン含有ガラス膜）で構成されることが好ましい。
【００２８】次に、図２（Ｇ）に示すように、レジスト
膜３０で、蓄積ノード電極をパターニングする。すなわ
ち、まず図２（Ｈ）に示すように、ＳｉＯ2 エッチャー
によりＲＩＥ等の異方性エッチングを行い、第２絶縁膜
２８で蓄積ノード電極の形状を形成し、レジスト膜３０
を剥離する。本実施例では、エッチングを中間導電層２
６の表面で止める。一部、別の方法として、このエッチ
ングの後に、Ｓｉエッチャーにより、中間導電層２６お
よび下導電層１０までエッチングを行い、表面層間絶縁
膜８の表面で止める場合も、同様の蓄積ノード電極の形
状が形成できるが、この場合の実施例については、後に
述べることにする。
膜３０で、蓄積ノード電極をパターニングする。すなわ
ち、まず図２（Ｈ）に示すように、ＳｉＯ2 エッチャー
によりＲＩＥ等の異方性エッチングを行い、第２絶縁膜
２８で蓄積ノード電極の形状を形成し、レジスト膜３０
を剥離する。本実施例では、エッチングを中間導電層２
６の表面で止める。一部、別の方法として、このエッチ
ングの後に、Ｓｉエッチャーにより、中間導電層２６お
よび下導電層１０までエッチングを行い、表面層間絶縁
膜８の表面で止める場合も、同様の蓄積ノード電極の形
状が形成できるが、この場合の実施例については、後に
述べることにする。
【００２９】次に、図３（Ｉ）に示すように、第２絶縁
膜２８の上に、第２サイドウォール用導電層３４を成膜
する。第２サイドウォール用導電層３４は、たとえば５
０〜３００ｎｍのポリシリコンで構成され、ＣＶＤによ
り堆積する。次に、図３（Ｊ）に示すように、Ｓｉエッ
チャーにより、ＲＩＥ等の異方性エッチングを行い、ポ
リシリコンなどの導電性材料で構成された第２導電性サ
イドウォール３６を形成する。この第２導電性サイドウ
ォール３６が、２重リング型蓄積ノード電極のリング状
外側電極となる。このエッチングは、ポリシリコンなど
で構成された中間導電層２６および下導電層１０をエッ
チングして、層間絶縁膜５の表面層間絶縁膜８でエッチ
ングが止まるようにする。
膜２８の上に、第２サイドウォール用導電層３４を成膜
する。第２サイドウォール用導電層３４は、たとえば５
０〜３００ｎｍのポリシリコンで構成され、ＣＶＤによ
り堆積する。次に、図３（Ｊ）に示すように、Ｓｉエッ
チャーにより、ＲＩＥ等の異方性エッチングを行い、ポ
リシリコンなどの導電性材料で構成された第２導電性サ
イドウォール３６を形成する。この第２導電性サイドウ
ォール３６が、２重リング型蓄積ノード電極のリング状
外側電極となる。このエッチングは、ポリシリコンなど
で構成された中間導電層２６および下導電層１０をエッ
チングして、層間絶縁膜５の表面層間絶縁膜８でエッチ
ングが止まるようにする。
【００３０】次に、図３（Ｋ）に示すように、第２絶縁
膜２８のみをエッチングして、２重リング型蓄積ノード
電極３７が完成する。この第２絶縁膜２８のみをエッチ
ングし、ポリシリコンなどで構成された蓄積ノード電極
３７および表面層間絶縁膜８がエッチングされないよう
にすることについては、図２（Ｆ）に示す工程で述べた
通りである。
膜２８のみをエッチングして、２重リング型蓄積ノード
電極３７が完成する。この第２絶縁膜２８のみをエッチ
ングし、ポリシリコンなどで構成された蓄積ノード電極
３７および表面層間絶縁膜８がエッチングされないよう
にすることについては、図２（Ｆ）に示す工程で述べた
通りである。
【００３１】その後、図３（Ｌ）に示すように、蓄積ノ
ード電極３７の表面に、ＳｉＮ膜あるいはＯＮＯ膜（Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）などで構成されたキャパシ
タ用絶縁膜３８をＣＶＤにより堆積し、次いで、プレー
ト電極４０をＣＶＤ法などで堆積する。プレート電極４
０は、ポリシリコンなどの導電層で構成される。なお、
キャパシタ用絶縁膜３８としては、強誘電体薄膜などを
用いることもできる。
ード電極３７の表面に、ＳｉＮ膜あるいはＯＮＯ膜（Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）などで構成されたキャパシ
タ用絶縁膜３８をＣＶＤにより堆積し、次いで、プレー
ト電極４０をＣＶＤ法などで堆積する。プレート電極４
０は、ポリシリコンなどの導電層で構成される。なお、
キャパシタ用絶縁膜３８としては、強誘電体薄膜などを
用いることもできる。
【００３２】このプレート電極４０の膜厚を最適化する
ことにより、図３（Ｌ）に示すように、２重リング型蓄
積ノード電極３７による表面の凹凸を平坦化できる。こ
のポリシリコンなどからなる蓄積ノード電極３７への不
純物の導入は、ポリシリコンの堆積の際に、ドープトポ
リシリコンＣＶＤ（ｄｏｐｅｄ ｐｏｌｙＳｉ ＣＶ
Ｄ）法を用いることが望ましい。ノンドープトポリシリ
コンＣＶＤ（ｎｏｎ−ｄｏｐｅｄ ｐｏｌｙ Ｓｉ Ｃ
ＶＤ）を行うときは、図２（Ｅ）の状態で、不純物のイ
オン注入を行い、８００〜１０００℃のアニール処理を
行えば良い。
ことにより、図３（Ｌ）に示すように、２重リング型蓄
積ノード電極３７による表面の凹凸を平坦化できる。こ
のポリシリコンなどからなる蓄積ノード電極３７への不
純物の導入は、ポリシリコンの堆積の際に、ドープトポ
リシリコンＣＶＤ（ｄｏｐｅｄ ｐｏｌｙＳｉ ＣＶ
Ｄ）法を用いることが望ましい。ノンドープトポリシリ
コンＣＶＤ（ｎｏｎ−ｄｏｐｅｄ ｐｏｌｙ Ｓｉ Ｃ
ＶＤ）を行うときは、図２（Ｅ）の状態で、不純物のイ
オン注入を行い、８００〜１０００℃のアニール処理を
行えば良い。
【００３３】第２実施例 以下に、本発明の第２実施例に係る半導体装置およびそ
の製造方法を説明する。以下の実施例に係る半導体装置
の製造方法は、前記第１実施例に係る半導体装置の製造
方法のプロセスを一部変更した例である。以下の説明で
は、前記第１実施例の場合と異なる部分のみを説明し、
共通する部分の説明は、省略する。
の製造方法を説明する。以下の実施例に係る半導体装置
の製造方法は、前記第１実施例に係る半導体装置の製造
方法のプロセスを一部変更した例である。以下の説明で
は、前記第１実施例の場合と異なる部分のみを説明し、
共通する部分の説明は、省略する。
【００３４】本実施例では、図１（Ａ）〜図２（Ｆ）に
示す工程を経た後、図４（Ｇ）に示すように、レジスト
膜３０を用いて、図４（Ｈ）に示すように、ＳｉＯ2 エ
ッチャーにより第２絶縁膜２８をＲＩＥ等で異方性エッ
チングすると共に、続いてＳｉエッチャーにより、ポリ
シリコンなどで構成された中間導電層２６および下導電
層１０を、ＲＩＥ等の異方性エッチングを行う。このエ
ッチングは、層間絶縁膜５の表面層間絶縁膜８の表面で
止めるようにする。
示す工程を経た後、図４（Ｇ）に示すように、レジスト
膜３０を用いて、図４（Ｈ）に示すように、ＳｉＯ2 エ
ッチャーにより第２絶縁膜２８をＲＩＥ等で異方性エッ
チングすると共に、続いてＳｉエッチャーにより、ポリ
シリコンなどで構成された中間導電層２６および下導電
層１０を、ＲＩＥ等の異方性エッチングを行う。このエ
ッチングは、層間絶縁膜５の表面層間絶縁膜８の表面で
止めるようにする。
【００３５】次に、第２絶縁膜２８の上に、第２サイド
ウォール用導電層３４を成膜する。第２サイドウォール
用導電層３４は、たとえば５０〜３００ｎｍのポリシリ
コンで構成され、ＣＶＤにより堆積する。次に、図５
（Ｊ）に示すように、Ｓｉエッチャーにより、ＲＩＥ等
の異方性エッチングを行い、ポリシリコンなどの導電性
材料で構成された第２導電性サイドウォール３６ａを形
成する。この第２導電性サイドウォール３６ａが、２重
リング型蓄積ノード電極のリング状外側電極となる。こ
の第２導電性サイドウォール３６ａを形成するためのエ
ッチングは、表面層間絶縁膜８でエッチングが止まるよ
うにする。
ウォール用導電層３４を成膜する。第２サイドウォール
用導電層３４は、たとえば５０〜３００ｎｍのポリシリ
コンで構成され、ＣＶＤにより堆積する。次に、図５
（Ｊ）に示すように、Ｓｉエッチャーにより、ＲＩＥ等
の異方性エッチングを行い、ポリシリコンなどの導電性
材料で構成された第２導電性サイドウォール３６ａを形
成する。この第２導電性サイドウォール３６ａが、２重
リング型蓄積ノード電極のリング状外側電極となる。こ
の第２導電性サイドウォール３６ａを形成するためのエ
ッチングは、表面層間絶縁膜８でエッチングが止まるよ
うにする。
【００３６】次に、図５（Ｋ）に示すように、第２絶縁
膜２８のみをエッチングして、２重リング型蓄積ノード
電極３７ａが完成する。この第２絶縁膜２８のみをエッ
チングし、ポリシリコンなどで構成された蓄積ノード電
極３７ａおよび表面層間絶縁膜８がエッチングされない
ようにすることについては、前記第１実施例の図２
（Ｆ）に示す工程で述べた通りである。
膜２８のみをエッチングして、２重リング型蓄積ノード
電極３７ａが完成する。この第２絶縁膜２８のみをエッ
チングし、ポリシリコンなどで構成された蓄積ノード電
極３７ａおよび表面層間絶縁膜８がエッチングされない
ようにすることについては、前記第１実施例の図２
（Ｆ）に示す工程で述べた通りである。
【００３７】その後の製造プロセスは、前記第１実施例
の場合と同様である。本実施例でも、前記第１実施例の
場合と同様な作用を有する。第３実施例 以下に、本発明の第３実施例に係る半導体装置およびそ
の製造方法を説明する。以下の実施例に係る半導体装置
の製造方法は、前記第１実施例に係る半導体装置の製造
方法のプロセスを一部変更した例であり、この実施例の
プロセスではレジストパターニングの工程を１工程減ら
すことができる。以下の説明では、前記第１実施例の場
合と異なる部分のみを説明し、共通する部分の説明は、
省略する。
の場合と同様である。本実施例でも、前記第１実施例の
場合と同様な作用を有する。第３実施例 以下に、本発明の第３実施例に係る半導体装置およびそ
の製造方法を説明する。以下の実施例に係る半導体装置
の製造方法は、前記第１実施例に係る半導体装置の製造
方法のプロセスを一部変更した例であり、この実施例の
プロセスではレジストパターニングの工程を１工程減ら
すことができる。以下の説明では、前記第１実施例の場
合と異なる部分のみを説明し、共通する部分の説明は、
省略する。
【００３８】本実施例では、図１（Ａ）〜図２（Ｅ）に
示す工程を経た後、図６（Ｆ）に示すように、中間導電
層２６の全面に第２絶縁膜２８を成膜する。その後、図
６（Ｈ）に示すように、レジストパターンニングなし
で、ＳｉＯ2 エッチャーにより第２絶縁膜２８をエッチ
バックすると、図６（Ｈ）に示すように、第１導電性サ
イドウォール２２の外周に絶縁性サイドウォール２８ｂ
が残ると共に、内周にも絶縁膜２８ａが残る。
示す工程を経た後、図６（Ｆ）に示すように、中間導電
層２６の全面に第２絶縁膜２８を成膜する。その後、図
６（Ｈ）に示すように、レジストパターンニングなし
で、ＳｉＯ2 エッチャーにより第２絶縁膜２８をエッチ
バックすると、図６（Ｈ）に示すように、第１導電性サ
イドウォール２２の外周に絶縁性サイドウォール２８ｂ
が残ると共に、内周にも絶縁膜２８ａが残る。
【００３９】その後、絶縁性サイドウォール２８ｂが形
成された半導体基板２の表面に、第２サイドウォール用
導電層３４を成膜する。第２サイドウォール用導電層３
４は、たとえば５０〜３００ｎｍのポリシリコンで構成
され、ＣＶＤにより堆積する。
成された半導体基板２の表面に、第２サイドウォール用
導電層３４を成膜する。第２サイドウォール用導電層３
４は、たとえば５０〜３００ｎｍのポリシリコンで構成
され、ＣＶＤにより堆積する。
【００４０】次に、図７（Ｊ）に示すように、Ｓｉエッ
チャーによりＲＩＥ等の異方性エッチングを行う。その
結果、絶縁性サイドウォール２８ｂの外周に、ポリシリ
コンなどで構成される第２導電性サイドウォール３６ｂ
が形成される。この第２導電性サイドウォール３６ｂ
が、２重リング型蓄積ノード電極のリング状外側電極と
なる。このエッチングは、ポリシリコンなどで構成され
た中間導電層２６および下導電層１０をエッチングし
て、層間絶縁膜５の表面層間絶縁膜８でエッチングが止
まるようにする。
チャーによりＲＩＥ等の異方性エッチングを行う。その
結果、絶縁性サイドウォール２８ｂの外周に、ポリシリ
コンなどで構成される第２導電性サイドウォール３６ｂ
が形成される。この第２導電性サイドウォール３６ｂ
が、２重リング型蓄積ノード電極のリング状外側電極と
なる。このエッチングは、ポリシリコンなどで構成され
た中間導電層２６および下導電層１０をエッチングし
て、層間絶縁膜５の表面層間絶縁膜８でエッチングが止
まるようにする。
【００４１】次に、図７（Ｋ）に示すように、絶縁膜２
８ａおよび絶縁性サイドウォール３６ｂのみをエッチン
グして、２重リング型蓄積ノード電極３７ｂが完成す
る。これら絶縁膜２８ａおよび絶縁性サイドウォール２
８ｂのみをエッチングし、ポリシリコンなどで構成され
た蓄積ノード電極３７ｂおよび表面層間絶縁膜８がエッ
チングされないようにすることについては、前記第１実
施例における図２（Ｆ）に示す工程で述べた通りであ
る。
８ａおよび絶縁性サイドウォール３６ｂのみをエッチン
グして、２重リング型蓄積ノード電極３７ｂが完成す
る。これら絶縁膜２８ａおよび絶縁性サイドウォール２
８ｂのみをエッチングし、ポリシリコンなどで構成され
た蓄積ノード電極３７ｂおよび表面層間絶縁膜８がエッ
チングされないようにすることについては、前記第１実
施例における図２（Ｆ）に示す工程で述べた通りであ
る。
【００４２】その後の製造プロセスは、前記第１実施例
の場合と同様である。本実施例でも、前記第１実施例の
場合と同様な作用を有する上に、製造プロセスをさらに
簡略化することができる。なお、本発明は、上述した実
施例に限定されるものではなく、本発明の範囲内で種々
に改変することができる。
の場合と同様である。本実施例でも、前記第１実施例の
場合と同様な作用を有する上に、製造プロセスをさらに
簡略化することができる。なお、本発明は、上述した実
施例に限定されるものではなく、本発明の範囲内で種々
に改変することができる。
【００４３】たとえば、本発明に係る半導体装置の構造
およびその製造方法は、ＤＲＡＭ型半導体装置に対して
適用されるのみでなく、キャパシタを有する全ての半導
体装置に対して適用することができる。
およびその製造方法は、ＤＲＡＭ型半導体装置に対して
適用されるのみでなく、キャパシタを有する全ての半導
体装置に対して適用することができる。
【００４４】
【発明の効果】以上説明してきたように、本発明に係る
半導体装置によれば、蓄積ノード電極を２重リング型に
することにより、キャパシタの表面積が増加し、装置の
微細化にもかかわらず、十分な容量を得ることができ
る。したがって、この構造を、ＤＲＡＭの各メモリセル
に適用することで、その微細化とキャパシタ容量の増大
とを図ることができる。
半導体装置によれば、蓄積ノード電極を２重リング型に
することにより、キャパシタの表面積が増加し、装置の
微細化にもかかわらず、十分な容量を得ることができ
る。したがって、この構造を、ＤＲＡＭの各メモリセル
に適用することで、その微細化とキャパシタ容量の増大
とを図ることができる。
【００４５】また、本発明に係る半導体装置の製造方法
によれば、レジストパターニングの工程を増加させるこ
となく、２重リング型の蓄積ノード電極を形成できる。
さらに、蓄積ノード電極と層間絶縁膜下の拡散層を接続
するコンタクトホールを形成するためのレジストパター
ニング（開口部パターン径）は、実際に層間絶縁膜に形
成されるコンタクトホールの直径よりも大きいため、レ
ジストパターニングの時の露光時間、ＤＯＦ（焦点深
度）のマージンを確保し易い。
によれば、レジストパターニングの工程を増加させるこ
となく、２重リング型の蓄積ノード電極を形成できる。
さらに、蓄積ノード電極と層間絶縁膜下の拡散層を接続
するコンタクトホールを形成するためのレジストパター
ニング（開口部パターン径）は、実際に層間絶縁膜に形
成されるコンタクトホールの直径よりも大きいため、レ
ジストパターニングの時の露光時間、ＤＯＦ（焦点深
度）のマージンを確保し易い。
【００４６】さらにまた、コンタクトホールの直径を十
分縮小できるので、層間絶縁膜の下に形成されるトラン
ジスタのゲート電極、ビット線との絶縁耐圧を容易に確
保することができる。また、コンタクトホールを形成す
るためのレジストパターンの際の合わせずれに対するマ
ージンも持っている。
分縮小できるので、層間絶縁膜の下に形成されるトラン
ジスタのゲート電極、ビット線との絶縁耐圧を容易に確
保することができる。また、コンタクトホールを形成す
るためのレジストパターンの際の合わせずれに対するマ
ージンも持っている。
【００４７】すなわち、本発明に係る半導体装置の製造
方法では、二重リング型蓄積ノードを有する半導体装置
を、既知の技術を組み合わせることにより、比較的容易
に製造することができる。
方法では、二重リング型蓄積ノードを有する半導体装置
を、既知の技術を組み合わせることにより、比較的容易
に製造することができる。
【図１】図１（Ａ）〜（Ｄ）は本発明の一実施例に係る
ＤＲＡＭ型半導体装置の製造過程を示す要部断面図であ
る。
ＤＲＡＭ型半導体装置の製造過程を示す要部断面図であ
る。
【図２】図２（Ｅ）〜（Ｈ）は図１に示す工程の続きの
工程を示す要部断面図である。
工程を示す要部断面図である。
【図３】図３（Ｉ）〜（Ｌ）は図２に示す続きの工程を
示す要部断面図である。
示す要部断面図である。
【図４】図４（Ｇ）〜（Ｉ）は本発明の他の実施例に係
るＤＲＡＭ型半導体装置の製造過程を示す要部断面図で
ある。
るＤＲＡＭ型半導体装置の製造過程を示す要部断面図で
ある。
【図５】図５（Ｊ），（Ｋ）は図４の続きの工程を示す
要部断面図である。
要部断面図である。
【図６】図６（Ｆ）〜（Ｉ）は本発明の他の実施例に係
るＤＲＡＭ型半導体装置の製造過程を示す要部断面図で
ある。
るＤＲＡＭ型半導体装置の製造過程を示す要部断面図で
ある。
【図７】図７（Ｊ），（Ｋ）は図６の続きの工程を示す
要部断面図である。
要部断面図である。
２… 半導体基板 ４… 拡散層 ５… 層間絶縁膜 ６… 底部層間絶縁膜 ８… 表面層間絶縁膜 １０… 下導電層 １２… 第１絶縁膜 ２０… 第１サイドウォール用導電層 ２２… 第１導電性サイドウォール ２４… コンタクトホール ２６… 中間導電層 ２８… 第２絶縁膜 ２８ｂ… 絶縁性サイドウォール ３４… 第２サイドウォール用導電層 ３６，３６ａ，３６ｂ… 第２導電性サイドウォール ３７，３７ａ，３７ｂ… ２重リング型蓄積ノード電極 ３８… キャパシタ用絶縁膜 ４０… プレート電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ａ
Claims (10)
- 【請求項１】 蓄積ノード電極と、プレート電極と、こ
れら蓄積ノード電極とプレート電極との間に介在してあ
るキャパシタ用絶縁膜とを有する半導体装置であって、 前記蓄積ノード電極が、導電性リング状内側電極と、導
電性リング状外側電極とを有する半導体装置。 - 【請求項２】 前記リング状内側電極とリング状外側電
極とが、ポリシリコンで構成される請求項１に記載の半
導体装置。 - 【請求項３】 前記蓄積ノード電極が、半導体基板の表
面に形成されたトランジスタの拡散層と接続してある請
求項１または２に記載のＤＲＡＭ型半導体装置。 - 【請求項４】 下導電層の上に、第１絶縁膜を成膜する
工程と、 前記第１絶縁膜に、開口部を形成する工程と、 前記開口部の内周に、導電性リング状内側電極となる第
１導電性サイドウォールを形成する工程と、 前記第１絶縁膜を除去する工程と、 前記第１導電性サイドウォールの内側および外側を覆
い、当該第１導電性サイドウォールから所定距離の外周
位置でエッチングされた外周壁面を持つ第２絶縁膜を形
成する工程と、 前記第２絶縁膜の外周壁面に、導電性リング状外側電極
となる第２導電性サイドウォールを形成する工程と、 前記第２絶縁膜を除去する工程と、 前記第１導電性サイドウォールと前記第２導電性サイド
ウォールとを有する蓄積ノード電極の表面に、キャパシ
タ用絶縁膜を成膜する工程と、 前記キャパシタ用絶縁膜の表面にプレート電極を成膜す
る工程とを有する半導体装置の製造方法。 - 【請求項５】 前記下導電層が成膜される前に、半導体
基板の表面に、トランジスタの拡散層を形成し、拡散層
が形成された半導体基板の表面に、層間絶縁膜を形成
し、この層間絶縁膜の上に、前記下導電層を成膜する請
求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記第１導電性サイドウォールを形成
し、前記第１絶縁膜を除去する際に、前記第１導電性サ
イドウォールの内周位置に位置する前記層間絶縁膜に、
前記拡散層に臨むコンタクトホールを形成する請求項５
に記載の半導体装置の製造方法。 - 【請求項７】 前記コンタクトホール内に入り込むよう
に、記憶ノード電極の一部を構成する中間導電層を成膜
し、この中間導電層の上に、前記第２絶縁膜を形成する
請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第２導電性サイドウォールを形成す
る際に、前記中間導電層および下導電層もエッチング加
工し、前記記憶ノード電極以外の部分で、前記層間絶縁
膜の表面を露出させ、前記第２絶縁膜をエッチングによ
り除去する際に、前記下側絶縁膜のエッチングを防止す
るために、前記層間絶縁膜の表面を、前記第２絶縁膜と
エッチング速度が相違する材質で構成することを特徴と
する請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記中間導電層の上に第２絶縁膜を形成
し、第２絶縁膜の外周壁面が露出するように、エッチン
グ加工する際に、その外周壁面に対応するパターンで前
記中間導電層および前記下導電層もエッチング加工し、
前記層間絶縁膜の表面を、前記記憶ノード電極以外の部
分で露出させ、その後、第２絶縁膜および層間絶縁膜の
表面に、第２導電性サイドウォールを形成するための第
２サイドウォール用導電層を成膜し、この第２サイドウ
ォール用導電層を異方性エッチング加工することによ
り、前記第２導電性サイドウォールを形成し、その後、
前記第２絶縁膜を除去することを特徴とする請求項７に
記載の半導体装置の製造方法。 - 【請求項１０】 前記中間導電層の上に第２絶縁膜を形
成する際に、当該第２絶縁膜を形成するための絶縁膜を
レジストマスク無しでエッチバック加工し、前記第１導
電性サイドウォールの外周に、第２絶縁膜で構成される
絶縁性サイドウォールを残し、その絶縁性サイドウォー
ルの外周に、前記第２導電性サイドウォールを形成する
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00150195A JP3374568B2 (ja) | 1995-01-09 | 1995-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00150195A JP3374568B2 (ja) | 1995-01-09 | 1995-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08191131A true JPH08191131A (ja) | 1996-07-23 |
| JP3374568B2 JP3374568B2 (ja) | 2003-02-04 |
Family
ID=11503221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00150195A Expired - Fee Related JP3374568B2 (ja) | 1995-01-09 | 1995-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374568B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0849741A2 (en) * | 1996-12-20 | 1998-06-24 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| KR100504429B1 (ko) * | 1998-07-08 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체장치의 셀 커패시터 구조 및 그 형성 방법 |
-
1995
- 1995-01-09 JP JP00150195A patent/JP3374568B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0849741A2 (en) * | 1996-12-20 | 1998-06-24 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| EP0849741A3 (en) * | 1996-12-20 | 2001-10-04 | Texas Instruments Incorporated | Fabrication method for stacked DRAM capacitor |
| KR100504429B1 (ko) * | 1998-07-08 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체장치의 셀 커패시터 구조 및 그 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3374568B2 (ja) | 2003-02-04 |
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