KR970054141A

KR970054141A - 반도체소자의 자기정합 스택캐패시터 구조 및 그 형성방법

Info

Publication number: KR970054141A
Application number: KR1019950068653A
Authority: KR
Inventors: 조복원
Original assignee: 문정환; Lg 반도체 주식회사
Priority date: 1995-12-30
Filing date: 1995-12-30
Publication date: 1997-07-31
Also published as: US5893980A; KR100253270B1; JPH09199690A; JP2841056B2

Abstract

본 발명은 고집적 메모리소자의 캐패시터구조에서 충분한 정전용량을 확보할 수 있도록 된 반도체소자의 자기정합 스택캐패시터 구조 및 그 형성 방법에 관한 것으로, 그 구조는 실리콘 기판(1)과, 상기 기판(1)상에 형성된 제1산화막(3)과, 상기 제1산화막(3) 위에 증착되어 사진식각공정을 통해 패터닝된 콘택홀을 가진 도핑안된(undoped) 폴리실리콘(4)과, 상기 폴리실리콘(4)상에 형성된 제2산화막(5)과, 상기 제2산화막(5)의 일정영역이 포토공정에 의해 구분되고 식각되어 상기 실리콘기판(1)까지 건식식각하여 형성된 자기정합된 콘택홀(6)과, 상기 코택홀(6)을 포함하여 실리콘기판상부에 증착된 도핑된(doped) 폴리실리콘(7)과, 상기 도핑된 폴리실리콘(7)이 건식식각되어 형성된 폴리사이드월과, 상기 폴리사이드월을 포함한 실리콘 기판표면상에 형성된 하부전극(8)과, 상기 하부전극(8)의 상면에 증착된 유전막(9)과, 상기 유전막(9)의 상부에 증착된 상부전극(10)으로 구성된 것이다.

Description

반도체소자의 자기정합 스택캐패시터 구조 및 그 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도 (가) 내지 (마)는 본 발명에 따른 자기정합 스택캐패시터의 제1실시예에 따른 제조공정을 나타낸 종단면도.

Claims

실리콘 기판(1)과, 상기 기판(1)상에 형성된 제1산화막(3)과, 상기 제1산화막(3) 위에 증착되어 사진식각공정을 통해 패터닝된 콘택홀을 가진 도핑안된(undoped) 폴리실리콘(4)과, 상기 폴리실리콘(4)상에 형성된 제2산화막(5)과, 상기 제2산화막(5)의 일정영역이 포토공정에 의해 구분되고 식각되어 상기 실리콘기판(1)까지 건식식각하여 형성된 자기정합된 콘택홀(6)과, 상기 코택홀(6)을 포함하여 실리콘기판상부에 증착된 도핑된(doped) 폴리실리콘(7)과, 상기 도핑된 폴리실리콘(7)이 건식식각되어 형성된 폴리사이드월과, 상기 폴리사이드월을 포함한 실리콘 기판표면상에 형성된 하부전극(8)과, 상기 하부전극(8)의 상면에 증착된 유전막(9)과, 상기 유전막(9)의 상부에 증착된 상부전극(10)으로 구성된 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 구조.
(가) 실리콘 기판(1)상에 제1산화막(3)을 형성하고, 그 위에 도핑안된(undoped) 폴리실리콘(4)을 증착하고, 도핑안된(undoped) 폴리실리콘(4)을 사진식각공정을 통해 콘택홀을 패터닝(patterning)하고, (나) 제2산화막(5)을 형성한후, 포토공정으로 원하는 크기만큼 한정하여, 1단계 에치로 실리콘 기판까지 건식 식각하여 자기정합된 콘택홀을 형성하고, (다) 도핑된(doped) 폴리실리콘을 증착한 후 건식식각공정으로 폴리사이드월을 형성하고, (라) 노출된 실리콘 표면상에 하부전극(8)을 형성하고, (마) 상기 제2산화막(5)을 제거한 후, 유전막(9)을 증착하고, O₂-플라즈마어닐링을 실시하고, 상부전극(10)으로 고융점금속 또는 금속실리사이드를 증착하여 이루어진 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제1항에 있어서, 상기 단계(마)에서는 2단계 어닐링(UV-O₃anneal+dry-O₂anneal)을 실시하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제1항에 있어서, 상기 제2산화막(5)과 도핑안된 폴리실리콘층(4)의 두께는 에치 선택도 및 Cd/Cs를 고려하여 결정하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제1항에 있어서, 상기 폴리실리콘 사이드월 형성후 선택적으로 메탈층을 형성할 때 폴리실리콘 스위치 위에만 선택적으로 증착하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제5항에 있어서, 상기 하부전극(8)의 재질은 텅스텐(W), Ti, Ta, Mo 등과 같은 고융점금속, WSix, TiSix, TaSix 등과 같은 메탈 실리사이드 그리고 BSTO의 하부전극으로 적합한 pt, RuOx 등을 포함하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제1항에 있어서, 상기 폴리실리콘 사이드월 표면에 형성된 하부전극(8)층을 형성한 후 습식딥(WET-DIP) 공정을 수행하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제1항에 있어서, 상기 유전막(9)의 재질은 Ta₂O₅, BST, PZT 등을 포함하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
실리콘기판(1)과, 상기 기판(1)상에 형성된 제1산화막(3)과, 상기 제1산화막(3)위에 증착되어 사진식가 공정을 통해 패터닝된 콘택홀을 가진 도핑안된(undoped) 폴리실리콘(4)과 상기 폴리실리콘(4)상에 형성된 제2산화막(5)과, 상기 제2산화막(5)의 일정영역이 포토공정에 의해 구분되고 식각되어 상기 실리콘기판(1)까지 건식식각하여 형성된 자기정합된 콘택홀(6)과 상기 콘택홀(6)을 포함한 일정영역에 형성된 유전막(18)과, 상기 유전막(18)의 상부에 증착된 상부전극(19)으로 구성된 것을 특징으로 하는 반도체소자의 자기정함 스택캐패시터의 구조.
(가) 실리콘 기판(1)상에 제1산화막(3)을 형성하고, 그 위에 도핑안된(undoped) 폴리실리콘(4)을 증착하고, 도핑안된(undoped) 폴리실리콘(4)을 사진식각공정을 통해 콘택홀을 패터닝(patterning)하고, (나) 제2산화막(5)을 형성한 후, 포토공정으로 원하는 크기만큼 한정하여, 1단계 에치로 실리콘 기판까지 건식식각하여 자기정합된 콘택홀(6)을 형성하고, (다) 도핑된(doped) 폴리실리콘(7)을 증착한 후 건식에치에 의해 폴리사이드월을 형성하고, (라) 상기 제2산화막(5)을 제거한 후, 유전막(18)을 형성하고, O₂-플라즈마 어닐링을 실시하고, 상부전극(19)으로 고융점금속 또는 금속실리사이드를 증착하여 이루어진 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제10항에 있어서, 상기 단계 (다)후에 급속열처리(Rapid Thermal Annealing:열처리) 방법으로 짧은 시간동안 열처리 하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제10항에 있어서, 상기 단계 (라)의 제2산화막(5) 습식딥(WET-DIP) 공정에 의하여 제거되는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제10항에 있어서, 상기 유전막(18)은 질화처리(Nitridation)를 하여 형성된 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제10항에 있어서, 상기 유전막(18)은 질화처리후 Ta(OC₂H₅)₅와 O₂를 소스로 하여 LPCVD, RF-PECVD 또는 ECR-PECVD 방법으로 형성된 Ta₂O₅박막인 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제10항에 있어서, 상기 단계 (라)에서 UV-O₃어닐과, 건식 O₂어닐 방법으로 2단계 열처리하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
제10항에 있어서, 상기 상부전극(19)의 재질은 TiN, W, WMo 또는 TaN인 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.

※ 참고사항 : 최초출원 내용에 이하여 공개하는 것임.