KR100522654B1 - 반도체 컨테이너 커패시터의 손상 감소 - Google Patents
반도체 컨테이너 커패시터의 손상 감소 Download PDFInfo
- Publication number
- KR100522654B1 KR100522654B1 KR10-2003-7008458A KR20037008458A KR100522654B1 KR 100522654 B1 KR100522654 B1 KR 100522654B1 KR 20037008458 A KR20037008458 A KR 20037008458A KR 100522654 B1 KR100522654 B1 KR 100522654B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- diffusion barrier
- barrier layer
- forming
- dielectric
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 117
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 230000006378 damage Effects 0.000 title abstract description 9
- 230000009467 reduction Effects 0.000 title description 2
- 238000009792 diffusion process Methods 0.000 claims abstract description 214
- 230000004888 barrier function Effects 0.000 claims abstract description 178
- 238000000034 method Methods 0.000 claims abstract description 163
- 230000008569 process Effects 0.000 claims abstract description 50
- 239000001301 oxygen Substances 0.000 claims abstract description 42
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 42
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 41
- 239000001257 hydrogen Substances 0.000 claims abstract description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 15
- 230000002093 peripheral effect Effects 0.000 claims abstract description 6
- 239000003989 dielectric material Substances 0.000 claims description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 38
- 238000000151 deposition Methods 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 16
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 8
- 239000000460 chlorine Substances 0.000 claims description 8
- 239000011737 fluorine Substances 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 7
- 229910052801 chlorine Inorganic materials 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 claims description 5
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 5
- 238000010405 reoxidation reaction Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 claims description 4
- 239000002210 silicon-based material Substances 0.000 claims description 4
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 198
- 239000005380 borophosphosilicate glass Substances 0.000 claims 6
- 150000001875 compounds Chemical class 0.000 claims 4
- 239000011247 coating layer Substances 0.000 claims 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims 1
- 239000011810 insulating material Substances 0.000 abstract description 3
- 238000009740 moulding (composite fabrication) Methods 0.000 abstract description 2
- 238000012805 post-processing Methods 0.000 abstract description 2
- 238000007781 pre-processing Methods 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 21
- 238000002955 isolation Methods 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004614 Process Aid Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000001665 lethal effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000004792 oxidative damage Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
하부 셀 플레이트의 손상을 줄이기 위한 확산 장벽층과 주변 절연 재료를 통해 확산이 이루어지는 종으로부터의 어떠한 기본 트랜지스터를 구비하는 반도체 컨테이너 캐패시터 구조를 적용하였다. 확산 장벽층은 캐패시터 유전층의 선공정, 형성 및 후공정을 포함하는 공정 동안 하부 셀 플레이트, 어떠한 기본 액세스 트랜지스터 및 주변 절연층의 표면도 보호할 수 있다. 확산 장벽층은 하부 플레이트 또는 기본 트랜지스터에 손상을 가할 수도 있는 산소 함유종, 수소 함유종 및/또는 기타 바람직하지 못한 종의 확산을 방지 또는 늦추게 된다. 확산 장벽층은 캐패시터 유전층과는 분리되어 형성된다. 따라서, 유전층의 박막화가 용이하며, 유전층에는 확산 방지를 위한 것이 제공될 필요가 없게 된다. 또한 유전층의 박막화로 인해 소정의 캐패시터 표면 영역에 대해 보다 큰 캐패시턴스를 얻을 수 있게 된다.
Description
본 발명은 일반적으로 반도체 컨테이너 구조 개발에 관한 것으로서, 보다 상세하게는 둘러싸는 절연층을 덮는 확산 장벽층을 갖는 반도체 컨테이너 커패시터 구조 개발 및 그러한 컨테이너 커패시터 구조를 이용하는 장치에 관한 것이다.
많은 전자 시스템은 데이터를 저장하는 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 메모리 장치를 포함한다. 전형적인 DRAM은 메모리 셀 어레이를 포함한다. 각 메모리 셀은 데이터를 셀 내에 저장하는 하나의 커패시터 및 그 데이터에 대한 액세스를 제어하는 하나의 트랜지스터를 포함한다. 커패시터는 2개의 도전 플레이트를 포함한다. 각 커패시터의 상부 플레이트은 전형적으로 다른 커패시터들의 도전 플레이트 각각과 공유되거나 공통인 것이다. 커패시터에 저장된 전하는 데이터 비트를 나타내며 고 전압 또는 저 전압일 수 있다.
데이터는 기록 모드 동안 메모리 셀 내에 저장되거나, 판독 모드 동안 메모리 셀로부터 검색될 수 있다. 데이터는 비트 라인이라 칭하는 신호 라인 상에서 전송되며, 이 비트 라인은 스위칭 장치로서 사용되는 트랜지스터를 통해 입/출력(I/O) 라인에 결합된다. 전형적으로, 저장되는 데이터의 각 비트에 대하여, I/O 라인 상에서 각 비트의 트루 논리 상태가 이용가능하며 그 비트의 상보 로직 상태는 I/O 상보 라인 상에서 이용가능하다.
메모리 셀은 전형적으로 어레이 내에 배열되며 각 셀은 그 어레이 내에 자신의 위치를 식별하는 어드레스를 갖는다. 어레이는 교차하는 도전 라인들의 구성을 포함하고 메모리 셀은 그 라인들의 교차점과 관련된다. 셀에 기록 또는 셀로부터의 판독을 위해, 해당하는 특정 셀이 선택되거나 어드레싱되어야 한다. 선택된 셀에 대한 어드레스는 어드레스 디코더로의 입력 신호에 의해 표시된다. 디코딩된 어드레스에 따라, 로우 액세스 회로부는 워드 라인을 활성화시킨다. 선택된 워드 라인은 선택된 워드 라인과 통신하여 메모리 셀 각각에 대한 액세스 트랜지스터를 활성화시킨다. 디코딩된 컬럼 어드레스에 따라, 컬럼 액세스 회로부는 비트 라인을 선택한다. 판독 동작을 위해, 선택된 워드 라인은 소정의 워드 라인 어드레스에 대한 액세스 트랜지스터를 활성화시키고, 데이터는 선택된 비트 라인에 래칭된다.
DRAM의 메모리 셀 밀도가 증가함에 따라, 커패시턴스가 표면 영역 함수이기 때문에, 메모리 셀 크기 및 메모리 셀에 수반되는 커패시터 표면 영역을 줄임에도 불구하고 높은 저장 커패시턴스를 충분히 유지할 필요성이 증가하고 있다. 또한, 메모리 셀 크기를 더 감소시켜야 하는 과제도 계속 존재한다.
셀 커패시턴스를 증가시키는 주요 방식은 셀 구조 기술에 의한 것이다. 이러한 기술은 트랜치형 또는 스택형 커패시터와 같은 3차원 셀 커패시터를 포함한다. 스택형 커패시터 구조 중 한 가지 공통적인 형태는, 컨테이너 구조가 커패시터의 하부 플레이트를 형성하는 원통 컨테이너 스택형 커패시터이다. 셀 커패시턴스를 증가시키는 다른 방법은, 불규칙적이거나 거친 표면으로 인한 소정의 풋프린트로 이용가능한 표면 영역을 증가시키는 반구형 그레인 폴리실리콘(HSG)과 같은 높은 표면 영역 재료를 사용하는 것이다. 셀 커패시턴스를 증가시키는 또다른 방법에는 셀 커패시터의 유전층의 두께를 줄이는 것도 있다.
셀 크기가 감소함에 따라, 컨테이너 구조는 이웃하는 컨테이너 구조에 보다 가깝게 형성되어야 한다. 가깝게 형성할 때에는, 이웃하는 셀 커패시터의 하부 플레이트가 축소되지 않도록 주의를 기울어야 한다. 커패시터가 이렇게 축소된 컨테이너 구조를 갖게 되면 메모리 셀에 결함이 발생하여 메모리 셀이 데이터를 정확하게 저장하지 못하게 된다.
상기한 이유로 인해, 그리고 본 명세서를 읽음에 따라 당업자에게 자명한 이하 설명되는 다른 이유로 인해, 다른 반도체 컨테이너 커패시터 구조 및 그 제조 방법을 위한 기술이 필요하다.
도 1은 본 발명의 실시예에 따른 메모리 어레이 레이아웃의 상면도.
도 2A-2H는 본 발명의 실시예에 따른 컨테이너 커패시터 구조를 형성하는 각종의 단계들 동안의 기판 단면도.
도 2I-2J는 본 발명의 다른 실시예에 따른 컨테이너 커패시터 구조를 형성하는 각종의 단들 동안의 기판 단면도.
도 3은 본 발명의 실시예에 따른 집적 회로 메모리 장치의 간략화된 블럭도.
하부 플레이트 및 임의의 기저 트랜지스터를 둘러싸는 절연 재료를 통해 확산되는 화학종에 의한 손상을 감소시키기 위한 확산 장벽층을 갖는 반도체 컨테이너 커패시터 구조를 설명한다. 확산 장벽층은, 커패시터 유전층의 전처리, 형성 및 후처리를 포함하는 프로세스 동안 하부 셀 판, 임의의 기저 액세스 트랜지스터 및 둘러싸는 절연층의 표면까지도 보호할 수 있다. 확산 장벽층은, 산소 함유종, 수소 함유종 및/또는 불소 함유종 또는 염소 함유종과 같은 다른 불필요한 종과 같이 하부 플레이트 또는 기저 트랜지스터에 손상을 야기할 수 있는 종의 확산을 금지하거나 방해한다. 확산 장벽층은 커패시터 유전층으로부터 이격되어 형성된다. 이것은, 유전층이 그러한 확산 보호를 제공할 필요가 없기 때문에 유전층의 박막화를 용이하게 한다. 유전층의 박막화로 인해 소정의 커패시터 표면 영역에 대하여 높은 커패시턴스 값을 얻을 수 있다.
일 실시예에서, 본 발명은 반도체 컨테이너 커패시터 구조를 제공한다. 반도체 컨테이너 구조는 측벽 및 컨테이너 홀의 폐쇄 하부를 덮는 하부 플레이트를 포함하며, 컨테이너 홀의 측벽은 둘러싸는 절연층에 의해 한정된다. 이 구조는 하부 플레이트를 덮는 유전층 및 유전층을 덮는 상부 플레이트를 더 포함한다. 이 구조는 컨테이너 홀에 인접하는 절연층의 표면의 적어도 일부를 덮는 확산 장벽층을 더 포함한다. 확산 장벽층은 절연층의 상부 표면과 절연층 사이에 개재되거나 유전층과 상부 플레이트 사이에 개재될 수 있다. 다른 실시예에서, 확산 장벽층은 실리콘계 재료를 포함한다. 또다른 실시예에서, 확산 장벽층은, 하나 이상의 산소 함유종, 수소 함유종, 불소 함유종, 및/또는 염소 함유종에 대한 확산율을 갖는 재료를 포함하며, 이 확산율은 절연층을 통과하는 상기한 종들에 대한 확산율보다 낮다.
또다른 실시예에서, 본 발명은 반도체 컨테이너 커패시터 구조를 제공한다. 이 구조는 측벽, 개방 상부 표면 및 폐쇄 하부을 갖는 컨테이너 홀을 포함하며, 여기서 컨테이너 홀의 측벽은 둘러싸는 절연층에 의해 한정되며 컨테이너의 홀의 개방 상부 표면은 절연층의 상부 표면에 의해 한정된다. 이 구조는 컨테이너 홀의 폐쇄 하부과 측벽을 덮는 제1 도전층 및 절연층의 상부 표면을 덮는 확산 장벽층을 더 포함한다. 이 구조는 제1 도전층과 확산 장벽층을 덮는 유전층, 및 유전층을 덮는 제2 도전층을 더 포함한다. 제1 도전층의 표면 영역의 대부분에는 실질적으로 확산 장벽층이 없다.
또다른 실시예에서, 본 발명은 반도체 컨테이너 커패시터 구조를 제공한다. 이 구조는 측벽, 개방 상부 표면, 및 폐쇄 하부을 갖는 컨테이너 홀을 포함한다. 컨테이너 홀의 측벽은 둘러싸는 절연층에 의해 한정되며 컨테이너 홀의 개방 상부 표면은 절연층의 상위 표면에 의해 한정된다. 이 구조는 컨테이너 홀의 폐쇄 하부과 측벽을 덮는 제1 도전층, 및 절연층의 상위 표면과 제1 도전층을 덮는 유전층을 더 포함한다. 구조는 절연층의 상부 표면에 덮는 유전층의 제1 부분을 덮는 유전층의 나머지 부분은 확산 장벽층에 의해 실질적으로 덮히지 않는 확산 장벽층을 포함한다. 유전층의 이 나머지 부분은 유전층의 표면 영역의 대부분을 더 포함한다. 구조는 유전층의 나머지 부분 및 확산 장벽층을 덮는 제2 도전층을 더 포함한다.
다른 실시예에서, 본 발명은 반도체 컨테이너 커패시터 구조를 제공한다. 이 구조는 컨테이너 홀 내의 도전성으로 도핑된 반구형 그레인 폴리실리콘층을 포함하고, 컨테이너 홀은 측벽, 개방 상부과 폐쇄 하부를 포함한다. 컨테이너 홀의 측벽은 둘러싼 절연층에 의해 한정되고 컨테이너의 개방 상부은 절연층의 상부 표면에 의해 한정된다. 이 구조는 절연층의 상부 표면 상의 제1 실리콘 질화물층 및 도전성으로 도핑된 반구형 그레인 폴리실리콘층의 일부를 더 포함한다. 이 구조는 제1 실리콘 질화물층 상의 제2 실리콘 질화물층 및 도전성으로 도핑된 반구형 그레인 폴리실리콘층의 나머지 부분을 더 포함한다. 이 구조는 제2 실리콘 질화물층 상에 도전성으로 도핑된 폴리실리콘층을 더 포함한다.
다른 실시예에서, 본 발명은 반도체 커패시터를 형성하는 방법을 제공한다. 방법은 컨테이너 홀의 폐쇄 하부 및 측벽을 덮는 제1 도전층을 형성하는 단계를 포함하고, 컨테이너 홀의 측벽은 둘러싸는 절연층에 의해 한정되며, 절연층의 상부 표면을 덮는 확산 장벽층을 형성하는 단계를 포함한다. 방법은 제1 도전층 및 확산 장벽층을 덮는 유전층을 형성하는 단계와 유전층을 덮는 제2 도전층을 형성하는 단계를 더 포함한다. 다른 실시예에 대해, 방법은 절연층을 통해 산소 함유종에 대한 확산율보다 더 낮은 산소 함유종에 대한 확산율을 갖는 유전 재료의 확산 장벽층을 형성하는 단계를 포함한다. 또 다른 실시예에서, 방법은 절연층을 통해 수소에 대한 확산율보다 더 낮은 수소에 대한 확산율을 갖는 유전 재료의 확산 장벽층을 형성하는 단계를 포함한다. 또 다른 실시예에서, 방법은 절연층의 상부 표면덮으며 인접하는 제1 도전층의 제1 부분을 또한 덮으며 인접하는 확산 장벽층을 형성하는 단계를 포함하고, 제1 도전층의 나머지 부분은 제1 도전층의 표면 영역의 대부분을 포함한다.
다른 실시예에서, 본 발명은 반도체 커패시터를 형성하는 방법을 제공한다. 방법은 컨테이너 홀 내의 도전성으로 도핑된 반구형 그레인 폴리실리콘층을 형성하는 방법을 포함하고, 상기 컨테이너 홀은 측벽, 개방 상부 및 폐쇄 하부를 구비한다. 컨테이너 홀의 측벽은 둘러싸는 절연층에 의해 한정되고 컨테이너 홀의 개방 상부는 절연층의 상부 표면에 의해 한정된다. 방법은 절연층의 상부 표면 상의 제1 실리콘 질화물층 및 도전성으로 도핑된 반구형 그레인 폴리실리콘층의 제1 부분을 형성하는 단계와, 제1 실리콘 질화물층 상의 제2 실리콘 질화물과 도전성으로 도핑된 반구형 그레인 폴리실리콘층의 나머지 부분을 형성하는 단계를 더 포함한다. 방법은 제2 실리콘 질화물층 상의 도전성으로 도핑된 폴리실리콘층을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예는 범위를 변화시키는 반도체 컨테이너 커패시터 구조 및 방법뿐만 아니라, 이러한 반도체 컨테이너 커패시터 구조 및 방법을 이용하는 장치 및 시스템도 포함한다.
하기의 본 발명의 상세한 설명에서 참조 부호가 본 발명이 실시되는 특정한 실시예의 예로서 도시된 첨부된 도면에 붙여져 있다. 이들 실시예는 본 발명을 실시하기 위해 당업자에게 충분히 상세하게 설명되고, 본 발명의 범위를 벗어나지 않으면서 다른 실시예가 사용될 수 있고 프로세스, 전기적 또는 화학적 변화가 이루어질 수 있다는 것은 명백하다. 하기의 상세한 설명에 사용된 웨이퍼 또는 기판이라는 용어는 임의의 기본적인 반도체 구조이다. 예로서, 실리콘-온-사파이어(SOS) 기술, 실리콘-온-인슐레이터(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 비도핑 반도체, 기본 반도체 구조에 의한 실리콘으로된 에피택셜층뿐만 아니라, 당업자에게 공지된 다른 반도체 구조도 포함한다. 또한, 하기의 상세한 설명에서 웨이퍼 또는 기판에 참조 부호가 붙는 경우, 앞선 프로세스 단계는 기본 반도체 구조에서 영역/정션을 형성하기 위해 이용되고, 웨이퍼 및 기판이라는 용어는 영역/정션 등을 갖는 하부층을 포함한다. 따라서, 하기의 상세한 설명은 제한적이지 않고, 본 발명의 범위는 첨부된 청구의 범위와 이의 등가물에 의해서만 제한된다.
도 1은 본 발명의 실시예에 따른 메모리 어레이 레이아웃의 상면도이다. 메모리 어레이는 액티브 영역(108)을 덮도록 형성된 컨테이너 커패시터 메모리 셀(100)을 포함한다. 액티브 영역(108)은 필드 분리 영역(110)에 의해 분리되어 있다. 액티브 영역(108) 및 필드 분리 영역(110)은 기판 상에 형성되어 있다.
메모리 셀(100) 각각은 컨테이너 커패시터(106) 및 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는 워드 라인(114)에 의해 한정되고 컨테이너 커패시터(114)와 관련된 제1 소스/드레인 영역 및 비트 라인 컨택트(112)과 관련된 제2 소스/드레인 영역을 갖는다. 적어도 하나의 컨테이너 커패시터(114)는 본 명세서에서 설명하는 바와같이 확산 장벽층과 접하도록 형성되어 있다.
메모리 셀(100)은 실질적으로 로우 및 컬럼으로 배열되어 있다. 도 1에 도시된 것은 2개의 컬럼(102A 및 102B)의 일부이다. 개별적인 비트 라인(104A 및 104B)은 컬럼(102A 및 102B)을 각각 덮도록 형성된다. 비트 라인(104A)은 비트 라인 컨택트(112)을 통해 액티브 영역(108)의 일부에 접속된다. 워드 라인(106A 및 106B)도 액티브 영역(108)의 일부에 접속되고, 컬럼(102A)에서 워드 라인(106A)은 액티브 영역(108)에 접속되고 컬럼(102B)에서 워드 라인(106B)는 액티브 영역(108)에 접속된다. 이 교대 방식으로 메모리 셀에 접속된 워드 라인(106A 및 106B)은 메모리 어레이의 로우를 일반적으로 한정한다. 이 폴딩 비트 라인 구조는 메모리 셀(100)의 고밀도화의 종래 기술로 알려져 있다.
도 2A-2H는 본 발명의 일 실시예에 따른 도 1의 메모리 장치의 일부의 제조를 도시한다. 도 2A-2H는 각종의 프로세스 단 동안의 도 1의 선 A-A'에 따른 단면도이다.
도 2A에서는, 필드 분리 영역(110)이 기판(205) 상에 형성된다. 기판(205)은 p형 단결정 실리콘 기판 등의 실리콘 기판일 수 있다. 필드 분리 영역(110)은 일반적으로 실리콘 산화물(SiO/SiO2), 실리콘 질화물(SiN/Si2N/Si3N4
) 및 실리콘 산질화물(SiOxNy)와 같은 절연체 또는 유전체로 형성된다. 본 실시예에서는, 필드 분리 영역(110)은 기판면 상에 실질적으로 평면 영역의 산화물을 생성하는 종래의 실리콘 국부산화(Local Oxidation Of Silicon) 등에 의해 실리콘 이산화물로 형성된다. 액티브 영역(108)은 기판(205) 상에서 필드 분리 영역(110)에 의해 덮히지 않는 영역이다. 필드 분리 영역(110)이 생성된 후에 게이트 유전체층(212)이 형성된다. 본 실시예에 있어서, 게이트 유전체층(212)은 열적으로 성장한 실리콘 이산화물이지만, 본 명세서에서 기재된 유전체 이외의 당분야에서 잘 알려진 것이어도 된다.
필드 분리 영역(110) 및 게이트 유전체층(212)이 형성된 후에는, 도전성으로 도핑된 제1 게이트 폴리실리콘 층(216), 게이트 장벽층(218), 게이트 도체 층(220), 게이트 캡 층(222) 및 게이트 스페이서(214)가 공지된 방법으로 형성된다. 게이트 장벽층(218)은 티타늄 질화물(TiN) 또는 텅스텐 질화물(WNx)과 같은 금속 질화물이어도 된다. 게이트 도체 층(220)은 도전성 재료라면 어느 것이어도 무방하고, 텅스텐(W) 등의 금속이 주류이다. 게이트 캡 층(222)은 흔히 실리콘 질화물이지만, 게이트 스페이서(214)는 일반적으로 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 유전체로 이루어진다. 이들 층은 패터닝되어 메모리 셀의 액세스 트랜지스터와 같은 전계효과 트랜지스터(FET)에 대한 게이트로서의 워드 라인(106)을 형성한다. 워드 라인(106)의 구성은 단지 예시적인 것이다. 다른 예로서, 워드 라인(106)의 구성은 폴리실리콘 층을 덮는 내열 금속의 실리사이드 층을 포함할 수 있다. 크롬(Cr), 코발트(Co), 하프늄(Hf), 몰리브덴(Mo), 니오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 바나듐(V) 및 지르코늄(Zr)의 금속이 일반적으로 내열 금속으로서 간주된다. 워드 라인(106)에 대한 다른 구성은 당분야에서 잘 알려져 있고, 일반적으로 게이트 유전체 층을 덮는 하나 이상의 도전층의 게이트 스택을 구비하며, 게이트 스택의 측벽 및 상부는 유전체로 절연되어 있다.
소스/드레인 영역(228, 229)은 기판(205)의 도전성 도핑 등에 의해서 기판(205) 내에 형성된다. 액티브 영역(108)은 소스/드레인 영역(228, 229) 이외에도 제1 소스/드레인 영역(228)과 제2 소스/드레인 영역(229) 사이의 채널 영역을 포함한다.
소스/드레인 영역(228, 229)은 기판(205)과 반대되는 도전형을 갖는다. p형 기판에 대해서, 소스/드레인 영역(228, 229)은 n형 도전형을 갖게 된다. 그러한 도전성 도핑은, 본 실시예에서는 인, 비소 등의 n형 도펀트종의 이온 주입을 통해서 달성된다. 또한, 그러한 도핑은 다량 도핑(heavily-doped) 재료의 층과 기판(205)과의 계면에서의 가스 확산이나 확산 등의, 도펀트종의 확산을 통해서 달성된다. 대부분의 경우, 소스/드레인 영역(228, 229)은 도펀트 농도의 레벨을 다르게 하거나 도펀트종을 다르게 함으로써 생성된 소량 도핑(lightly-doped) 영역(230)을 갖는다. 통상, 소량 도핑 영역(230)은 워드 라인(106) 아래로 확장하기 위해서, 그리고 게이트 유전체층(212)과 일치시키거나 또는 그 아래에 부분적으로 겹치도록 도펀트종을 경사 주입하여 형성된다.
앞서 설명한 워드 라인(106)의 형성은 본 발명의 다양한 실시예와 관련하여 이용될 예시적인 어플리케이션이다. 이외에도 다른 제조 방법과 다른 어플리케이션이 가능하고 십중팔구 동일하게 실행할 수 있다. 설명의 명확화와 커패시터 구조의 형성에 초점을 맞추기 위하여, 이후 도면에서는 참조 부호, 특히 워드 라인의 구조 및 소스/드레인 영역에 관련되는 참조 부호의 대부분이 생략되어 있다.
도 2B에서, 두꺼운 제1 절연층(235)이 워드 라인(106), 제1 분리 영역(110), 제1 소스/드레인 영역(228) 및 제2 소스/드레인 영역(229)과 함께 기판(205)을 덮도록 증착된다. 제1 절연층(235)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 재료와 같은 유전체이다. 일 실시예에 있어서, 제1 절연층(235)은 보론 포스포 실리케이트 글래스(BPSG), 붕소 및 인 도핑 실리콘 산화물 재료와 같은 도핑된 유전체이다. 제1 절연층(235)은 일반적으로 화학 기계적 평탄화법(CMP)에 의해서 평탄화되어 균일한 높이를 갖게 된다. 그후, 제1 절연층(235)은 패터닝되어 장래의 셀 커패시터에 대한 영역를 한정한다. 제1 절연층(235)의 패터닝에 의해서, 워드 라인(106B)의 대향측 상에 제1 소스/드레인 영역(228)을 노출한다.
제1 절연층(235)의 패터닝에는, 제1 절연층(235)의 부분을 마스킹하고 장래의 셀 커패시터가 형성될 제1 절연층(235)의 부분을 노출시키는 표준 포토리소그라피 기법을 포함할 수 있다. 그후, 제1 절연층(235)의 노출 부분은 제거된다. 제1 절연층(235)의 부분은 에칭 또는 그밖의 당분야에서 공지된 적절한 제거 기법에 의해서 제거될 수 있다. 일반적으로 그러한 제거 기법은 제거될 층의 구성 재료 뿐만 아니라 유지될 주위층 또는 기초층에 의존한다.
제1 절연층(235)의 패터닝 후에, 도전성으로 도핑된 폴리실리콘 등의 도전성 재료가 제1 소스/드레인 영역(228)의 노출 부분을 덮도록 형성됨으로써 컨택트 또는 컨택트 플러그(240)를 형성하게 된다. 일 예로서, 컨택트 플러그(240)는 폴리실리콘의 증착을 제어하여 노출된 제1 소스/드레인 영역(228)과 제1 절연층(235)의 표면만을 덮음으로써 형성될 수 있다. 제1 절연층(235)의 표면 상에 증착된 재료는 CMP 등에 의해서 제거될 수 있다. 대안적으로, 도전성 재료의 층이 블랭킷 증착된 후에 에치백이 실시되어 제1 소스/드레인 영역(228)을 덮는 도전성 재료층이 남게된다. 또 다른 실시예에서, 컨택트 플러그(240)는 텅스텐, 티타늄 질화물, 텅스텐 질화물, 탄탈늄 질화물, 알루미늄 등의 도전성 재료, 금속 또는 합금으로 형성될 수 있다.
하부 커패시터 플레이트(245) 또는 제1 도전층이 적어도 컨테이너 홀(237)의 폐쇄 하부 및 측벽을 덮도록 형성된다. 컨테이너 홀(237)의 하부는 적어도 컨택트 플러그(240)의 표면에 의해서 한정되고, 컨테이너 홀(237)의 측벽은 주위의 제1 절연층(235)에 의해서 한정된다. 컨테이너 홀(237)은 또한 제1 절연층(235)의 상부표면에 의해서 한정된 개방된 상부를 갖는다.
하부 커패시터 플레이트(245)는 컨택트 플러그(240)와 결합되거나 전기적으로 연결된다. 하부 커패시터 플레이트(245)는 도전성 재료이다. 일 실시예에 있어서, 하부 커패시터 플레이트(245)는 도전성으로 도핑된 폴리실리콘이다. 다른 실시예에 있어서, 하부 커패시터 플레이트(245)는 도전성으로 도핑된 반구형 그레인(HSG) 폴리실리콘이다. 다른 실시예에서는, 하부 커패시터 플레이트(245)의 도전성 재료는 금속, 금속 질화물, 금속 합금 또는 도전성 금속 산화물을 포함할 수 있다.
하부 커패시터 플레이트(245)는 콜리메이티드 스퍼터링, 화학 기상 증착(CVD) 등의 증착 기법에 의해서 형성될 수 있다. 금속 질화물 재료의 경우, 하부 커패시터 플레이트(245)는 금속층으로서 증착되고 그후 질화된다. HSG 폴리실리콘을 포함하는 실시예에 있어서, 하부 커패시터 플레이트(245)는 저압 CVD(LPCVD) 및 실리콘 증착후에 특정 온도 및 압력 조건하에서의 진공 어닐링 등의 당분야에서 공지된 다양한 방법에 의해서 형성될 수 있다. 하부 커패시터 플레이트(245)는 또한 폴리실리콘 층 상에 형성된 HSG 폴리실리콘 층을 포함할 수 있다.
메모리 소자의 후속 어닐링에 의해서, 하부 커패시터 플레이트(245)와 컨택트 플러그(240) 간의 반응을 생성하여 계면층을 형성한다. 일 예로서, 하부 커패시터 플레이트(245)는 실리콘 함유 재료를 갖고, 컨택트 플러그(240)는 금속을 풍부하게 갖는 재료를 가지며, 후속 어닐링에 의해서 하부 커패시터 플레이트(245)와 컨택트 플러그(240) 사이에 내열 금속 실리사이드 계면을 생성할 수 있다.
이러한 금속 실리사이드는 컨택트 플러그(240)에 대한 전기 저항을 감소시키는데 종종 이롭다.
도 2C에서, 제1 절연층(235)의 상부 표면 상에 형성된 하부 플레이트(245)의 임의의 부분이 예컨대 CPM, 화학 에칭 또는 반응성 이온 에칭(RIE)에 의해 제거된다. 표면 재료의 제거는 컨테이너 홀들(237) 사이의 도전 재료의 브릿징(bridging)을 제거한다. 완전한 제거가, 인접한 컨테이너 홀들(237)이 분리가 달성되지 않는 한 필요치 않음에 유의해야 한다. 결과의 구조는 도 2C에 도시된 바와 같이 장래의 셀 커패시터에 대한 개별 하부 플레이트를 한정한다.
컨테이너 구조 및 HSG 폴리실리콘과 같은 거친 표면의 물질의 사용이 비록 하부 플레이트(245)의 증가된 표면 영역을 제공한다 할지라도, 이는 장치 사이즈가 계속 감소되기 때문에 적당한 캐패시턴시 레벨을 제공하는데 불충분하다. 캐패시턴스를 증가시키는 부가의 방법은 커패시터 유전층의 박막화를 포함한다. 많은 유전 재료, 예컨대 실리콘 질화물, 알루미늄 산화물(Al2O3) 및 탄탈륨 펜트옥사이드(Ta2O5)는 도전성이거나 또는 누설되기 쉬운 영역을 수리하기 위해 산화 또는 재산화와 같은 형성후 처리 프로세스를 요구한다. 많은 유전 재료, 예컨대 실리콘 질화물, 알루미늄 산화물(Al2O3) 및 탄탈륨 펜트옥사이드(Ta2O
5)는 전처리 프로세스, 예컨대 소정의 전기 속성을 달성하기 위하여 유전층의 형성 이전에 하부 플레이트(245)의 암모니아(NH3) 어닐 또는 포스핀(PH3) 어닐을 더 요구한다.
형성 후 유전층의 이러한 처리, 유전층의 형성 이전에 하부 구조의 처리 동안, 또는 유전층을 형성하는데 사용되는 프로세스 동안 제1 절연층(235)을 통해 확산하는 바람직하지 않은 화학종에 의해 야기된 임의의 하부 액세스 트랜지스터 및 하부 플레이트(245)의 손상을 회피하기 위한 주의가 취해져야만 한다. 이런 사항은 유전층의 형성이 하부 플레이트(245)의 표면에서 우선시되는 문제를 점점 증가시킨다. 일 예로서, BPSG를 포함하는 제1 절연층 및 HSG 폴리실리콘을 포함하는 하부 플레이트(245)를 갖는 도 2C에 도시된 구조에서, CVD에 의해 실리콘 질화물 유전층의 형성은 HSG 폴리실리콘에 바람직하며, 그 구조의 HSG 폴리실리콘 부분 상에 대략 50Å 두께를 갖는 유전층의 형성은 그 구조의 BPSG 부분 상에 20Å 미만의 두께를 가져온다. 이는 BPSG 대 HSG 폴리실리콘 상에서 실리콘 질화물 증착의 긴 숙성 시간에 기인한 것이다. 하부 플레이트(245)를 덮는 유전층의 두께가 컨테이너 홀(237) 내에서 산화 손상으로부터 하부 플레이트(245)를 보호하는데 충분하다할지라도, 제1 절연층(235)의 표면을 덮는 유전층의 두께는 산소 함유종이 컨테이너 홀(237)의 외부에서 하부 플레이트(245)를 공격하며 제1 절연층(235)을 통해 확산하는 것을 방지하기에는 너무 얇다. 제1 절연층(235)을 통해 확산하는 산소 함유종은 하부 플레이트(245)를 산화시킨다. 많은 경우에, 이런 산화는 하부 플레이트(245)의 체적 팽창을 가져온다. 하부 플레이트(245)의 체적 확장은 인접 셀 커패시터들 사이에서 제1 절연층(235)을 더 압박한다. 이는 인접 셀 커패시터의 하부 플레이트(245)의 축소를 초래하여 메모리 장치의 대량 실패를 가져올 수 있다.
하부 플레이트(245)의 체적 팽창은 바람직하지 않은 확산에만 기인하는 것은 아니다. 산소 함유종, 수소 함유종 및 다른 바람직하지 않은 종의 하부 액티브 영역에 대한 확산은 컨택트의 산화, 도펀트 프로파일의 변화, 도펀트 비활성화 등에 기인한 액세스 트랜지스터의 전기 특성을 쉬프트시킨다. 전기 특성의 이런 쉬프트는 액세스 트랜지스터의 기능장애를 가져온다.
본 발명의 여러 실시예는 셀 커패시터들 사이의 제1 절연층(235)의 표면의 부분을 덮는 확산 장벽층을 제공함에 의해 이런 확산 손상 문제를 해결하고자 하는 것이다. 확산 장벽층은 커패시터 유전층과 분리된 별개이며, 그 결과 제1 절연층을 덮는 불충분 두께 또는 유전층의 불충분한 확산 장벽 속성에 무관하게, 하부 플레이트(245)을 덮는 유전층의 박막화를 허용하게 한다. 확산 장벽층은 분리된 프로세스로 유전층으로부터 분리되어 형성되어, 장치를 손상없이 형성하고 유전층의 전처리, 형성 및/또는 후처리 동안 장치를 손상으로부터 보호한다. 분리된 프로세스는, 예를 들어 CVD를 이용하여, 컨테이너 홀(237)의 측벽 및 하부 상에서 증착을 억제하기 위한 동작 조건의 제1 세트 하에서, 또한 컨테이너 홀(237)의 측벽 및 하부상에서 증착을 돕기 위한 동작 조건의 제2 세트 하에서, 다른 증착 특성을 생성하기 위한 동작 조건의 다른 세트를 사용하는 형성 프로세스를 포함함에 유의해야 한다.
도 2D에 도시된 바와 같이, 확산 장벽층(250) 또는 제1 유전층은 셀 커패시터들 사이의 제1 절연층(235)의 표면을 적어도 일부 덮도록 형성된다. 확산 장벽층(250)은 하부 플레이트(245)에 인접하게 도시되나, 상술한 제1 절연층과 확산 장벽층(250) 사이에 개재된 부가층을 형성하는 것을 방해하지는 않는다. 이런 부가층은 인접 층들 사이의 접착 또는 장벽 속성을 강화하는데 사용된다. 그러나, 임의의 이런 부가층은 인접 하부 플레이트(245)의 축소를 회피하도록 비도전성이어야 한다.
하부 플레이트(245) 및 제1 절연층(235)의 세척을 보장하기 위하여, 적당한 전-세척 및/또는 에칭 프로세스가 확산 장벽층(250) 또는 몇몇 선행층의 형성 이전에 적용될 수 있다. 이런 프로세스는 오염 물질을 제거하는데 사용되어 결과 구조에서 보다 나은 전기 속성을 달성하며 접착을 개선시킨다. 하나의 예는 희석된 불소화 수소(HF) 용액일 수 있다. 다른 세척 및 에천트 용액은 여러 산성 종, 계면 활성제, 용매 등을 포함하고 본 기술 분야에서 공지되어 있다. 에치 프로세스의 경우에, 제1 절연층(235)의 측벽은 높은 캐패시턴스 값을 얻기 위하여 조금 리세스될 수 있다. 이런 세척 또는 에칭 프로세스는 결과 구조의 접착 및/또는 성능을 개선하기 위해 임의의 2개의 층들 사이에서 사용될 수 있다.
확산 장벽층(250)은 커패시터 유전층의 연속된 산화 또는 재산화시 종종 사용되는 산소 함유종의 확산을 방지하거나 적어도 저지할 수 있는 유전체 재료이다. 이러한 산소 함유종은 산소(O2), 오존(O3) 및/또는 산소 래디컬을 포함할 수도 있다. 일 실시예의 경우, 확산 장벽층(250)은 실리콘계 재료이다. 다른 실시예의 경우에는, 확산 장벽층(250)은 실리콘 질화물이다. 또 다른 실시예의 경우에는, 확산 장벽층(250)은 실리콘 산질화물이다. 다른 실리콘계 유전 재료로는 또한 예를 들면, 실리콘 탄화물 재료(C2Si/CSi/CSi2)가 사용될 수도 있다. 다른 실시예의 경우, 확산 장벽층(250)은 실리콘 이산화물의 도핑 또는 비도핑을 통해 동일 산소 함유종의 확산율보다 낮은 산소 함유종의 확산율을 갖는 임의의 유전체 재료이다. 또 다른 실시예의 경우, 확산 장벽층(250)은 절연층(235)을 통해 동일 산소 함유종의 확산율보다 낮은 산소 함유종의 확산율을 갖는 임의의 유전체 재료이다. 확산율은 소정 장벽 두께, 온도, 압력 및 초기 종 농도에 대하여 소정 주기에서 장벽을 관통하는 종의 양을 측정한 값이다. 추가적인 실시예의 경우, 확산 장벽층(250)은 절연층(235)을 통해, 각기 수소, 암모니아, 인화 수소, 불소 또는 염소의 확산율보다 낮은 수소(H2), 암모니아(NH3), 인화 수소(PH3), 불소(F2) 또는 염소(Cl2)의 확산율을 가질 수도 있다.
하부 플레이트(245)에는 실질적으로 확산 장벽층(250)이 없거나, 확산 장벽층(250)을 덮지 않아야 한다. 이러한 방식으로, 확산 장벽층(250)은 셀 커패시터의 최종 커패시턴스에 두드러지게 영향을 미치지 않는다. 도 2D에 나타난 바와 같이, 확산 장벽층(250)은 하부 플레이트(245)의 상부 상에만 연장된다. 일 실시예의 경우, 각 하부 플레이트(245)의 대부분의 표면 영역은 실질적으로 확산 장벽층(250)이 결여되어 있다. 다른 실시예의 경우, 각 하부 플레이트(245)의 표면 영역의 적어도 95％는 실질적으로 확산 장벽층(250)이 결여되어 있다. 또 다른 실시예의 경우, 각 하부 플레이트(245)의 표면 영역의 적어도 99％는 실질적으로 확산 장벽층(250)이 결여되어 있다. 확산 장벽층(250)을 덮지 않은 하부 플레이트(245)의 표면 영역 부분의 증가는 커패시터 구조의 최종 캐패시턴스에 대한 확산 장벽층(250)의 해로운 영향을 감소시킨다. 그러나, 하부 플레이트(245)의 적어도 일부를 덮는 것이 바람직할 수도 있다. 확산 장벽층(250)이 제1 절연층(235)의 에지를 지나서 연장되어 하부 플레이트(245)의 상부를 덮는 경우, 최종 셀 커패시터의 코너에서의 누설 전류가 감소하는 추가적인 이점이 관측된다.
확산 장벽층(250)은 하부 플레이트(245)의 측벽에 우선하여 제1 절연층(235)의 표면 상에 재료층을 생성하게 될 방법에 의해 형성되는 것이 바람직하다. 이는 통상적으로 나쁜 스텝 커버리지가 된다. 확산 장벽층(250)은 하부 플레이트(245)의 하부에 우선하여 제1 절연층(235)의 표면 상에 재료층을 생성하게 될 방법에 의해 형성되는 것이 보다 바람직하다. 그러한 공정을 이용하여, 확산 장벽층(250)의 재료가 실질적으로 결여된 하부 플레이트(245)의 측벽 및 하부를 남겨놓은 채 제1 절연층(235)의 표면 상에 확산 장벽층(250)이 형성될 수 있다. 이는 또한 확산 장벽층(250)의 두께를 제어할 수 있게 하여 최종 셀 커패시터의 캐패시턴스에 대한 치명적인 영향없이 산소 함유종의 확산으로부터 충분한 보호를 제공할 수 있게 한다. 확산 장벽층(250)을 블랭킷 증착으로서 형성한 후 컨테이너 홀(237)내로부터 재료를 제거하는 것을 생각할 수 있지만, 이러한 추가의 공정을 회피하는 것이 바람직하다.
적절한 동작 조건을 이용한 CVD, 플라즈마 향상된 CVD(PECVD), 포토 어시스트 CVD 및 물리 기상 증착(PVD) 기술을 포함하는 다양한 증착 프로세스가 상부 표면 상에 바람직하게 증착될 수 있다. 일 실시예의 경우, 확산 장벽층(250)은 PECVD에 의해 형성된 실리콘 질화물이다. 컨테이너 홀(237)의 높은 종횡비로 인해, PECVD 실리콘 질화물이 제1 절연층(235)의 상부 또는 수평 표면 상에 증착되는 것이 바람직할 것이며 하부 플레이트(245)의 측면 또는 하부 상에는 대체로 증착되지 않을 것이다. 플라즈마는 근방에 있는 제1 절연층(235)의 표면에서 PECVD 프리커서의 반응을 향상시키지만, 컨테이너 홀(237) 내에서의 반응에는 대체로 도움이 되지 않을 것이다. 이러한 현상은 제1 절연층(235)의 표면 상에 재료를 증착하는데 바람직하다. 두께가 대략 150Å에 달하는 확산 장벽층(250)은 하부 플레이트(245)의 측벽 및 하부 상에 재료의 검출가능한 증착이 없는 PECVD를 이용하여 제조되어 왔다.
다양한 증착 방법의 스텝 커버리지의 정도에 따라 하부 플레이트(245)의 측벽 또는 하부 상에 몇몇 유전 재료가 증착될 수도 있다는 것에 유의하여야 한다. 그러나, 하부 플레이트(245)의 측벽 또는 하부 상의 그러한 증착층은 제1 절연층(235)의 표면 상의 우선적인 형성으로 인해 제1 절연층(235)의 표면 상의 증착층보다 실질적으로 더 얇게 될 것이다. 산의 담금 또는 스프레이를 이용한 후속의 스트립 공정 또는 다른 적절한 스트립 용액은 제1 절연층(235)의 표면 상의 확산 장벽층(250)의 두께에 현저하게 영향을 미치기 전에 하부 플레이트(245)의 측벽 및 하부로부터 바람직하지 못한 유전 재료를 제거하는데 사용될 수 있다. 일 실시예의 경우, 확산 장벽층(250)은 약 150Å의 두께를 갖는다. 다른 실시예의 경우, 확산 장벽층(250)은 약 45Å의 두께를 갖는다. 또 다른 실시예의 경우, 확산 장벽층(250)은 연속하는 커패시터 유전층의 재산화 동안 제1 절연층(235)를 통해 확산되는 산소 함유종에 의해 하부 플레이트(245)의 산화를 실질적으로 제거할 수 있을 정도로 충분한 두께를 갖는다.
대안적인 실시예에서는, 제1 절연층(235)의 표면 상에 유전성 재료의 스퍼터링을 통해 확산 장벽층(250)이 형성된다. PECVD 공정에 의해, 높은 종횡비가 컨테이너 홀(237)로의 증착을 방해한다. 어느 한 각도에서의 스퍼터링을 이용하여 확산 장벽층(250)이 하부 플레이트(245)의 하부에 형성되는 능력을 저하시킬 수 있다. 다른 실시예의 경우에는, 포토-어시스트 CVD를 통해 확산 장벽층(250)을 형성한다. PECVD와 유사하게, CVD 프리커서의 반응을 향상시키는데 이용되는 광원이 일반적으로 컨테이너 홀(237)을 투과하지 못하여, 제1 절연층(235)의 표면에 확산 장벽층(250)이 선택적으로 증착된다. 제1 절연층(235)의 표면 상에 확산 장벽층(250)을 형성하는 다른 방법도 이용할 수 있다.
도 2E에는, 유전층(255) 또는 제2 유전층이 확산 장벽층(250)과 하부 플레이트(245)를 덮도록 형성된다. 유전층(255)은 확산 장벽층(250)에 인접하는 것으로 도시되나, 상술한 유전층(255)과 확산 장벽층(250) 사이에 개재되는 추가의 비도전성층을 형성하는데 대해 방해는 되지 않는다.
유전층(255)은 유전성 재료를 포함한다. 한 실시예의 경우, 유전층(255)은 실리콘 질화물을 포함한다. 다른 실시예의 경우, 유전층(255)은 실리콘 산질화물을 포함한다. 유전 금속 산화물을 포함하는 다른 유전성 재료도 이용될 수 있다. 몇가지 예로서 BazSr(1-z)TiO3[BST; 여기서 0<z<1], BaTiO3
, SrTiO3, PbTiO3, Pb(Zr, Ti)O3[PZT],(Pb,La)(Zr,Ti)O3[PLZT], (Pb,La)TiO3[PLT], Ta20
5, KNO3, Al2O3 및 LiNbO3가 있다. 유전층(255)은, 임의의 증착 기술, 예컨대 RF-마그네트론 스퍼터링, CVD 또는 다른 적당한 증착 기술에 의해 형성될 수 있다. 형성 이후에, 유전층(255)이 약 200 내지 1000℃의 범위 내의 온도에서, 산소(O2) 또는 오존(O3)을 함유한 분위기 등의 산소-함유 분위기에서 어닐링될 수 있다. 실제의 산소-함유 분위기, 산소종의 농도 및 어닐링 온도는 증착된 구체적인 유전성 재료마다 변할 수 있다. 이러한 변화는 당업자에게 공지되어 있다.
실리콘 질화물 및 실리콘 산잘화물은 통상 우수한 유전성 재료로 이루어져 있지만, 유전성 재료 내의 공극(vacancies)은 유전층(255) 내의 그 성능에 악영향을 미친다. 이러한 유전성 재료 내의 공극은 화학량론의 양보다 적은 산소 및/또는 질소 컨텐트를 의미하므로, 실리콘이 풍부한 실리콘 질화물 또는 산잘화물이 초래된다. 실리콘이 풍부한 재료는 도전성 또는 누설(leaky)이 되는 경향이 있다. 산소 함유 분위기에서의 어닐링은 유전성 재료에 잉여의 산소를 제공하여, 잉여의 실리콘을 차지하고 공극을 보상(repair)한다. 하부 플레이트(245)의 불필요한 산화를 회피하기 위해 산화 환경에 대한 노출을 제어해야만 하고, 제1 절연층(235)을 통한 산소 함유종의 확산으로부터의 하부 플레이트(245)의 보호를 제공함으로써 산화 공정 중에 추가의 마진을 제공하고, 유전층(255) 내의 공극의 보상을, 다수의 표면, 즉 컨테이너 홀(237)의 안팎으로부터으로부터 하부 플레이트(245)의 산화의 우려의 감소로부터 성취될 수 있다.
확산 장벽층(250)은, 특히 확산 장벽층(250)과 유전층(255)이 동일한 재료, 예컨대 실리콘 질화물을 함유하는 CVD 증착 유전층(255)의 핵형성을 향상시킬 수 있다. 제1 절연층(235)의 표면을 덮고 있는 유전층(255)은, 제1 절연층(235) 바로 위에 증착되는 경우보다 훨씬 더 큰 두께를 가질 것이다. 확산 장벽층(250)과 유전층(255)의 조합 두께는 확산 방지 능력에 기여한다. 따라서, 확산 장벽층(250)은 그 자체가 불충분하게 두께가 감소될 수 있지만, 후속하는 유전층(255)과 조합되었을 때는 두께가 충분해져서 원하는 확산 장벽 특성을 생성한다.
도 2F에서, 상부 셀 플레이트(260) 또는 제2 도전층이 유전층(255)을 덮도록 형성된다. 상부 플레이트(260)는 유전층(255)에 인접한 것으로 도시되지만, 상술한 상부 플레이트(260)와 유전층(255) 간에 개재되는 추가의 층을 형성하는데 방해가 되지는 않는다. 상부 플레이트(260)는 임의의 도전성 재료일 수 있고, 일반적으로 하부 플레이트(245)와 동일한 가이드라인을 따른다. 일 실시예에서는, 상부 플레이트(260)는 도전성으로 도핑된 폴리실리콘을 함유한다. 상부 플레이트(260)는 통상 메모리 어레이의 모든 셀 커패시터에 공통이다.
도 2G에서는, 제2 절연층(265)이 상부 플레이트(260)를 덮도록 형성된다. 제2 절연층(265)은 유전성 재료를 함유하고, 일반적으로 제1 절연층(235)과 동일한 가이드라인에 따른다. 도 2H에서는, 제2 절연층(265), 상부 플레이트(260), 유전층(255), 확산 장벽층(250) 및 제1 절연층(235)이 패터닝되어 워드라인(106B)들 사이에 개재되는 제2 소스/드레인 영역(229)을 노출시킨다. 그 다음, 비트 라인 컨택트(112)가 제2 소스/드레인 영역(229)들과 비트 라인(104) 사이에 전기적 통신을 제공하도록 형성된다. 비트 라인 컨택트(112) 및 비트 라인(104)은 도전성 재료로 형성되며, 워드 라인(106)에서 발견되는 것과 동일한 종류의 도전성 재료를 포함할 수 있다. 비트 라인(104)은, 메모리 어레이 내의 타겟 메모리 셀의 액세스 및 감지를 위한 컬럼 액세스 회로를 통해 감지 증폭기 등의 감지 장치에 선택적으로 결합된다.
또 다른 실시예에서는, 유전층(255)이 확산 장벽층(250) 이전에 형성된다. 도 2I 내지 도 2J는 다른 실시예의 각종 처리 단계 중에 있는 도 1의 라인 A-A'을 따라 절취된 단면도이다. 도 2I에 도시된 구조 이전에, 도 2A 내지 도 2C를 참조하여 설명한 공정을 수행하여, 액세스 트랜지스터, 컨테이너 홀(237), 컨택트 플러그(240) 및 하부 플레이트(245)를 생성한다.
하부 플레이트(245) 및 제1 절연층(235)의 표면의 청결성을 보장하기 위해, 적절한 전세정 및/또는 에칭 공정이 유전층(255) 또는 몇몇 이전층의 형성전에 적용될 수 있다. 이전에 설명한 바와 같이, 이러한 공정들은 오염물을 제거하여 접착력을 개선하고 결과적인 구조에서 더욱 양호한 전기적 특성을 얻는데 이용될 수 있다.
도 2I에서, 유전층(255)은 하부 플레이트(245) 및 제1 절연층(235)의 상부 표면을 덮도록 형성된다. 유전층(255)은 하부 플레이트(245) 및 제1 절연층(235)에 인접하도록 도시되지만, 유전층(255)와 하부 플레이트(245) 또는 제1 절연층(235)사이에 개재되는 부가적인 비도전층을 형성하는 것이 금지되는 것은 아니다. 유전층(255)의 선택 및 형성에 대한 가이드라인은 통상 도 2E를 참조하여 나타난다. 그러나, 유전층(255)의 임의의 형성후 처리는 확산 장벽층(250)의 형성 이후에 수행될 수 있음을 유의해야 한다.
도 2J에 도시된 바와 같이, 확산 장벽층(250)은 제1 절연층(235)의 표면을 덮는 유전층(255)의 일부를 덮도록 형성되고, 하부 플레이트(245)의 일부를 덮도록 형성될 수도 있다. 확산 장벽층(250)은 유전층(255)에 인접하는 것으로 나타나지만, 전술한 바와 같이 확산 장벽층(250) 및 유전층(255)사이에 삽입되는 부가적인 층을 형성하는 것이 금지되는 것은 아니다. 이러한 부가적인 층들은 접착력 또는 인접한 층들간의 장벽 특성을 향상시키는데 이용될 수 있다. 확산 장벽층(250)의 선택 및 형성에 대한 가이드라인은 통상 전술한 도 2D를 참조하여 제시된다.
유전층(255)은 실질적으로 확산 장벽층(250)이 결핍되거나 확산 장벽층(25)으로 덮혀지지 않는다. 이러한 방식에서, 확산 장벽층(250)은 셀 커패시터의 결과적인 커패시턴스에 상당한 영향을 미치지는 않는다. 도 2J에 도시된 바와 같이, 확산 장벽층(250)은 유전층(255)의 측벽의 상부 상에서만 연장한다. 일 실시예에서, 유전층(255)의 대부분의 표면 영역은 실질적으로 확산 장벽층(250)이 결핍되어 있다. 또 다른 실시예에서, 유전층(255)의 표면의 적어도 95%는 실질적으로 확산 장벽층(250)이 결핍되어 있다. 또 다른 실시예에서, 유전층(255)의 표면의 적어도 99%는 실질적으로 확산 장벽층(250)이 결핍되어 있다. 확산 장벽층(250)이 제1 절연층(235)의 에지를 지나 연장하여 유전층(255)의 상부를 덮는 실시예에서는, 결과적인 셀 커패시터의 코너에서 누설 전류가 감소된다는 부가적인 장점이 나타난다.
확산 장벽층(250)은, 컨테이너 홀(237) 내의 유전층(255)의 측벽에 우선하여 제1 절연층(235)의 표면을 덮는 유전층(255)의 일부상에 재료층을 형성하는 방법에 의해 양호하게 형성된다. 이러한 공정은 도 2D를 참조하여 설명된다. 컨테이너 커패시터 구조를 완성시키는 후속 공정이 도 2F-2H를 참조하여 설명된다.
도면들은 부가적인 설명의 이해를 돕는데 이용된다. 그러나, 도면들은 각각의 도면들의 스케일 및 상대적인 사이즈를 나타내지는 않고, 층들은 이러한 각각의 도면 또는 층들의 상대적인 치수를 필수적으로 표시하는 것은 아니다. 따라서, 도면들은 치수의 특성에 대해서는 이용되지 않는다.
전술한 커패시트 구조의 실시예가 다양한 집적 회로 장치에 사용되지만, 이들은 동적 메모리 장치에서 이용되는 메모리셀의 저장 커패시터로서 특히 적합하게 사용된다.
도 3은 본 발명의 실시예에 따른 집적 회로 메모리 장치의 간단화된 블록도이다. 메모리 장치(300)는 메로리 셀 어레이(302), 어드레스 디코더(304), 로우 액세스 회로(306), 컬럼 액세스 회로(308), 제어 회로(310), 및 입/출력 회로(312)를 포함한다. 메모리 장치(300)는 외부 마이크로프로세서(314) 또는 메모리 액세스를 위한 메모리 제어기에 결합될 수 있다. 메모리 장치(300)는 프로세서(314)로부터 WE*, RAS* 및 CAS*와 같은 신호를 수신한다. 메모리 셀은 입/출력 라인을 통해 액세스되는 데이터를 저장하는데 이용된다. 메모리 셀은 제어 신호 및 어드레스 신호에 응답하여 액세스된다. 부가적인 회로 및 제어 신호가 제공되고, 도 3의 메모리 장치는 본 발명을 강조하기 위해 단순화되었다는 것을 당업자는 알 수 있다. 메모리 셀 어레이(302)의 메모리 셀 중 적어도 하나는 본 발명의 컨테이너 커패시터이다.
전술한 DRAM은 메모리의 통상적인 이해를 위해 제공되었고, DRAM의 모든 요소 및 특성을 전부 기술하는 것은 아니라는 것을 알아야한다. 또한, 본 발명은 다양한 크기 및 유형의 메모리 회로에도 동일하게 적용가능하고, 전술한 DRAM에만 한정되는 것은 아니다.
당업자가 알 수 있는 바와 같이, 여기에 개시된 메모리 장치는 다양한 반도체 장치를 포함하는 집적 회로로 구성된다. 집적 회로는 기판에 의해 지지된다. 집적 회로는 전형적으로 각각의 기판 상에 복수회 반복된다. 기판은 또한 공지된 바와 같이 집적회로에서 다이를 분리하도록 처리된다.
하부 셀 플레이트의 손상을 줄이기 위한 확산 장벽층과 주변 절연 재료를 통해 확산이 이루어지는 종으로부터의 어떠한 기본 트랜지스터를 구비하는 반도체 컨테이너 캐패시터 구조에 대해 설명하였다. 확산 장벽층은 캐패시터 유전층의 선공정, 형성 및 후공정을 포함하는 공정 동안 하부 셀 플레이트, 어떠한 기본 액세스 트랜지스터 및 주변 절연층의 표면도 보호할 수 있다. 확산 장벽층은 하부 플레이트 또는 기본 트랜지스터에 손상을 가할 수도 있는 산소 함유종, 수소 함유종 및/또는 기타 바람직하지 못한 종의 확산을 방지 또는 늦추게 된다. 확산 장벽층은 캐패시터 유전층과는 분리되어 형성된다. 따라서, 유전층의 박막화가 용이하며, 유전층에는 확산 방지를 위한 것이 제공될 필요가 없게 된다. 또한 유전층의 박막화로 인해 소정의 캐패시터 표면 영역에 대해 보다 큰 캐패시턴스를 얻을 수 있게 된다.
메모리셀에 대해 컨테이너 캐패시터를 형성하는 것과 관련하여 본 발명을 설명 및 예시하였지만, 기타 다른 응용예나 집적 회로 장치에 대해 컨테이너 캐패시터를 형성하는데에도 동일한 공정 방식이 이용될 수 있다.
본 명세서에서는 비록 특정 실시예들을 예시 및 설명하였지만, 당해 분야의 당업자라면, 동일한 목적을 이루기 위해 의도되는 어떠한 구성이 본원의 특정 실시예를 대체할 수 있는지를 인식할 것이다. 본 발명의 여러 적용 사항들은 당업자에게는 명백한 것일 수 있다. 예를 들어, 다른 재료, 형상, 증착 공정 및 제거 공정이 본 발명에 이용될 수 도 있다. 따라서, 본 출원은 본 발명의 어떠한 수정 및 변형도 포함하는 것이며, 본 발명은 다음의 청구범위와 그 균등물에 의해서만 제한되는 것임은 명백한 것이다.
Claims (105)
- 반도체 컨테이너 캐패시터 구조에 있어서,컨테이너 홀의 폐쇄 하부 및 측벽을 덮는 하부 플레이트 - 상기 컨테이너 홀의 측벽은 주변 절연층에 의해 한정됨 - ;상부 플레이트와;상기 절연층 표면의 적어도 일부를 덮고 상기 하부 플레이트와 상기 상부 플레이트 사이에 개재되는 유전층; 및상기 절연층 표면의 적어도 일부를 덮고 상기 유전층 및 상기 상부 플레이트 사이에 개재되거나 상기 유전층과 상기 절연층 표면 사이에 개재되는 확산 장벽층을 포함하되,상기 하부 플레이트의 표면 영역의 대부분은 확산 장벽층으로 덮혀있지 않은 반도체 컨테이너 캐패시터.
- 제1항에 있어서, 상기 확산 장벽층은 유전층을 덮고 인접하는 반도체 컨테이터 캐패시터 구조.
- 제1항에 있어서, 상기 유전층은 확산 장벽층을 덮고 인접하는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 확산 장벽층은 하부 플레이트의 일부를 더 덮는 반도체 컨테이터 캐패시터 구조.
- 제4항에 있어서,상기 확산 장벽층은 상기 하부 플레이트의 일부에도 인접하는 반도체 컨테이터 캐패시터 구조.
- 제5항에 있어서,상기 확산 장벽층에 인접하지 않는 하부 플레이트의 나머지 부분은 하부 플레이트의 표면 영역의 대부분을 포함하는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 확산 장벽층은 실리콘계 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제7항에 있어서, 상기 확산 장벽층은 실리콘계 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제8항에 있어서,상기 실리콘계 유전체 재료는 실리콘 질화물 및 실리콘 산질화물 (oxynitride)로 이루어지는 그룹으로부터 선택되는 반도체 컨테이터 캐패시터 구조.
- 제1항 또는 제2항에 있어서,상기 유전층은 하부 플레이트 및 절연층의 표면 중 적어도 일부를 덮으며 인접하는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 유전층은 실리콘 질화물, 실리콘 산질화물 및 유전 금속 산화물로 이루어지는 그룹으로부터 선택되는 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 절연층은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물로 이루어지는 그룹에서 선택된 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제12항에 있어서, 상기 절연층은 도핑된 실리콘 산화물 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제13항에 있어서, 상기 절연층은 BPSG(borophosphosilicate glass)를 포함하는 반도체 컨테이너 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 하부 플레이트는 도전성으로 도핑된(conductively-doped) 폴리실리콘, 도전성으로 도핑된 HPSG(hemispherical-grain polisilicon), 금속 질화물, 금속 합금 및 도전성 금속 산화물로 이루어지는 그룹에서 선택된 도전성 재료를 포함하는 반도체 컨테이너 캐패시터 구조.
- 제1항에 있어서,상기 하부 플레이트는 다수의 도전층을 포함하는 반도체 컨테이너 캐패시터 구조.
- 제1항에 있어서,상기 하부 플레이트는 컨테이너 홀의 폐쇄 하부 및 측벽을 덮으며 인접하는 반도체 컨테이너 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 상부 플레이트는 도전성으로 도핑된 폴리실리콘, 도전성으로 도핑된 HPSG 폴리실리콘, 금속, 금속 질화물, 금속 합금 및 도전성 금속 산화물로 이루어지는 그룹에서 선택된 도전성 재료를 포함하는 반도체 컨테이너 캐패시터 구조.
- 제1항에 있어서,상기 상부 플레이트는 유전층을 덮으며 인접하는 반도체 컨테이너 캐패시터 구조.
- 제1항 또는 제2항에 있어서,상기 상부 플레이트는 유전층의 일부를 덮으며 인접하고 상기 확산 장벽층을 덮으며 인접하는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 확산 장벽층은 유전층의 선처리 공정, 형성 공정 및 후처리 공정으로 이루어지는 그룹에서 선택된 적어도 하나의 공정 동안 주변 절연층을 통해 바람직하지 않은 종의 확산을 감소시키는 반도체 컨테이너 캐패시터 구조.
- 제21항에 있어서,상기 바람직하지 않은 종은 산소 함유종, 수소 함유종, 불소 함유종으로 이루어지는 그룹에서 선택된 적어도 하나의 종을 포함하는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 확산 장벽층은 반도체 컨테이너 캐패시터 구조의 구석에서의 누설 전류를 감소시키는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 확산 장벽층은 절연층을 통한 적어도 하나의 종의 확산율 보다 낮은 산소 함유종, 수소 함유종, 불소 함유종, 염소 함유종으로 이루어지는 그룹으로부터 선택된 적어도 하나의 종에 대한 확산율을 갖는 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제1항에 있어서,상기 확산 장벽층은 상기 절연층을 통한 산소 함유종에 대한 확산율 보다 낮은 산소 함유종에 대한 확산율을 갖는 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제1항에 있어서,상기 확산 장벽층은 절연층을 통한 수소에 대한 확산율 보다 낮은 수소에 대한 확산율을 갖는 유전체 재료를 포함하는 반도체 컨테이너 캐패시터 구조.
- 제1항에 있어서, 상기 확산 장벽층은 비도핑 실리콘 이산화물 및 도핑된 실리콘 이산화물로 이루어진 그룹에서 선택된 실리콘 산화물 재료를 통한 산소 함유종에 대한 확산율 보다 낮은 산소 함유종에 대한 확산율을 갖는 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제1항에 있어서,상기 확산 장벽층은 BPSG를 통한 산소 함유종에 대한 확산율 보다 낮은 산소 함유종에 대한 확산율을 갖는 유전체 재료를 더 포함하는 반도체 컨테이너 캐패시터 구조.
- 제3항에 있어서,상기 유전층은 하부 플레이트 및 확산 장벽층을 덮으며 인접하는 반도체 컨테이터 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 절연층은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물로 이루어진 그룹에서 선택된 유전체 재료를 포함하는 반도체 컨테이터 캐패시터 구조.
- 제30항에 있어서,상기 절연층은 도핑된 실리콘 산화 유전체 재료를 구비하는 반도체 컨테이너 캐패시터 구조.
- 제31항에 있어서,상기 절연층은 BPSG(borophosphosilicate glass)를 구비하는 반도체 컨테이너 캐패시터 구조.
- 제3항에 있어서,상기 확산 장벽층은 상기 하부 플레이트(bottom plate)의 제1 부분과 인접하며, 상기 유전층은 상기 하부 플레이트의 나머지 부분과 인접하는 반도체 컨테이너 캐패시터 구조.
- 제33항에 있어서,상기 하부 플레이트의 나머지 부분은 상기 하부 플레이트의 표면 영역의 대부분을 차지하는 반도체 컨테이너 캐패시터 구조.
- 제34항에 있어서,상기 하부 플레이트의 나머지 부분은 상기 하부 플레이트의 표면 영역의 적어도 95%를 차지하는 반도체 컨테이너 캐패시터 구조.
- 제34항에 있어서,상기 하부 플레이트의 나머지 부분은 상기 하부 플레이트의 표면 영역의 적어도 99%를 차지하는 반도체 컨테이너 캐패시터 구조.
- 제1항 또는 제3항에 있어서,상기 하부 플레이트의 표면 영역의 적어도 95%는 실질적으로 상기 확산 장벽층이 존재하지 않는 반도체 컨테이너 캐패시터 구조.
- 제37항에 있어서,상기 하부 플레이트의 표면 면적의 적어도 99%는 실질적으로 상기 확산 장벽층이 존재하지 않는 반도체 컨테이너 캐패시터 구조.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 확산 장벽층 및 상기 유전층은 각각 동일한 유전체 재료를 포함하는 반도체 컨테이너 캐패시터 구조.
- 제39항에 있어서,상기 확산 장벽층 및 상기 유전층은 상이한 증착 기술을 이용하여 형성되는 반도체 컨테이너 캐패시터 구조.
- 제39항에 있어서,상기 확산 장벽층 및 상기 유전층은 각각 실리콘 질화물을 포함하는 반도체 컨테이너 캐패시터 구조.
- 제41항에 있어서,상기 확산 장벽층의 증착을 위한 제1 증착 기술은 상기 절연층의 상부 표면(upper surface) 상에 실리콘 질화물이 우선적으로(preferentially) 증착되는 공정 조건하에서 수행되는 반도체 컨테이너 캐패시터 구조.
- 제42항에 있어서,상기 확산 장벽층의 증착을 위한 제1 증착 기술은 상기 절연층의 상부 표면 상에 실리콘 질화물이 우선적으로 증착되며, 상기 하부 플레이트의 표면 영역의 대부분에는 상기 확산 장벽층이 실질적으로 존재하지 않도록 하는 공정 조건하에서 수행되는 반도체 컨테이너 캐패시터 구조.
- 제42항에 있어서,상기 제1 증착 기술은 화학 기상 증착 및 물리 기상 증착으로 이루어진 그룹으로부터 선택되는 반도체 컨테이너 캐패시터 구조.
- 제44항에 있어서,상기 화학 기상 증착 기술은 플라즈마 향상된 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition) 및 포토 어시스트 화학 기상 증착(photo-assisted chemical vapor deposition)로 이루어진 그룹으로부터 선택되는 반도체 컨테이너 캐패시터 구조.
- 제44항에 있어서,상기 물리 기상 증착 기술은 RF-마그네트론 스퍼터링(RF-magnetron sputtering) 및 콜리메이티드 스퍼터링(collimated sputtering)으로 이루어진 그룹으로부터 선택되는 반도체 컨테이너 캐패시터 구조.
- 제42항에 있어서,상기 제1 증착 기술은 PECVD(Plasma Enhanced Chemical Vapor Deposition)인 반도체 컨테이너 캐패시터 구조.
- 반도체 캐패시터를 형성하는 방법에 있어서,컨테이너 홀(container hole)의 폐쇄 하부(closed bottom)와 측벽 - 상기 컨테이너 홀의 측벽은 주위의(surrounding) 절연층에 의해 한정됨 - 을 덮는 제1 도전층을 형성하는 단계;상기 절연층의 상부 표면을 덮는 확산 장벽층을 형성하는 단계;상기 제1 도전층과 상기 확산 장벽층을 덮는 유전층을 형성하는 단계; 및상기 유전층을 덮는 제2 도전층을 형성하는 단계를 포함하는 반도체 캐패시터의 형성 방법.
- 제48항에 있어서,상기 제1 도전층을 형성하는 단계는,도전성으로 도핑(conductively-doped)된 폴리실리콘, 도전성으로 도핑된 HSG(Hemi-Spherical Grain) 폴리실리콘, 금속, 금속 질화물, 금속 합금 및 도전성 금속 산화물로 이루어진 그룹으로부터 선택된 도전성 재료를 구비하는 제1 도전층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항에 있어서,상기 제1 도전층을 형성하는 단계는,복수의 도전층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항에 있어서,상기 제1 도전층을 형성하는 단계는,상기 컨테이너 홀의 폐쇄형 하부와 상기 측벽을 덮으며 인접하는 제1 도전층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항 또는 제49항에 있어서,상기 제2 도전층을 형성하는 단계는,도전성으로 도핑된 폴리실리콘, 도전성으로 도핑된 HSG(Hemi-Spherical Grain) 폴리실리콘, 금속, 금속 질화물, 금속 합금 및 도전성 금속 산화물로 이루어진 그룹으로부터 선택된 도전성 재료를 구비하는 제2 도전층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항 또는 제52항에 있어서,상기 제2 도전층을 형성하는 단계는,상기 유전층을 덮으며 인접하는 제2 도전층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항 및 제52항 중 어느 한 항에 있어서,상기 확산 장벽층을 형성하는 단계는,상기 절연층을 통한 산소 함유종의 확산율 보다 낮은 산소 함유종의 확산율을 갖는 유전체 재료를 구비하는 확산 장벽층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항 및 제52항 중 어느 한 항에 있어서,상기 확산 장벽층을 형성하는 단계는,상기 절연층을 통한 수소의 확산율 보다 낮은 수소의 확산율을 갖는 유전체 재료를 구비하는 확산 장벽층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항 및 제52항 중 어느 한 항에 있어서,상기 확산 장벽층을 형성하는 단계는,실리콘계(silicon-based) 유전체 재료를 구비하는 확산 장벽층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제56항에 있어서,상기 실리콘계 유전체 재료는 실리콘 질화물 및 실리콘 산질화물로 이루어지는 그룹으로부터 선택되는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항 및 제52항 중 어느 한 항에 있어서,상기 확산 장벽층을 형성하는 단계는,상기 절연층의 상부 표면을 덮으며 인접하는 확산 장벽층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항에 있어서,상기 확산 장벽층을 형성하는 단계는,상기 절연층의 상부 표면(upper surface) 및 상기 제1 도전층의 제1 부분을 덮으며 인접하는 확산 장벽층을 형성하는 단계를 더 포함하며,상기 제1 도전층의 나머지 부분은 상기 제1 도전층의 표면 영역의 대부분을 차지하는 반도체 캐패시터의 형성 방법.
- 제59항에 있어서,상기 제1 도전층의 나머지 부분으로부터 상기 확산 장벽층을 제거하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항에 있어서,상기 유전층을 형성하는 단계는 상기 제1 도전층 및 상기 확산 장벽층을 덮으며 인접하는 유전층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항에 있어서,상기 절연층은 BPSG를 구비하는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항, 제52항, 제56항 및 제57항 중 어느 한 항에 있어서,상기 제2 도전층을 형성하기 전에 상기 유전층에 후처리 공정을 수행하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제63항에 있어서,상기 후처리 공정을 수행하는 단계는,산화 공정(oxidation process) 및 재산화 공정(reoxidation process)으로 이루어진 그룹으로부터 선택된 적어도 하나의 공정을 수행하는 단계를 포함하는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항, 제52항, 제56항 및 제57항 중 어느 한 항에 있어서,상기 유전층을 형성하기 전에 전처리 공정을 수행하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제65항에 있어서,상기 전처리 공정을 수행하는 단계는,암모니아 어닐링 공정 및 포스핀(phosphine) 어닐링 공정으로 이루어진 그룹으로부터 선택된 적어도 하나의 공정을 수행하는 단계를 포함하는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항, 제52항, 제56항 및 제57항 중 어느 한 항에 있어서,상기 확산 장벽층을 형성하는 단계는, 제1 증착 기술을 이용하여 확산 장벽층을 증착하는 단계를 더 포함하며,상기 유전층을 형성하는 단계는, 상기 제1 증착 기술과는 상이한 제2 증착 기술을 이용하여 유전층을 증착하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제67항에 있어서,상기 제1 증착 기술은 상기 절연층의 상부 표면 상에 상기 확산 장벽층이 우선적으로 증착되는 공정 조건하에서 수행되는 반도체 캐패시터의 형성 방법.
- 제67항에 있어서,상기 제1 증착 기술은 상기 절연층의 상부 표면 상에 상기 확산 장벽층이 우선적으로 증착되며, 상기 제1 도전층의 표면 영역의 대부분에는 실질적으로 상기 확산 장벽층이 존재하지 않도록 하는 공정 조건하에서 수행되는 반도체 캐패시터의 형성 방법.
- 제67항에 있어서, 제1 증착 기술은 화학 기상 증착 및 물리 기상 증착으로 이루어진 그룹으로부터 선택되는 반도체 캐패시터 형성 방법.
- 제70항에 있어서, 상기 화학 기상 증착 기술은 PECVD와 포토-어시스트 화학 기상 증착으로 이루어진 그룹으로부터 선택되는 반도체 캐패시터 형성 방법.
- 제70항에 있어서, 상기 물리 기상 증착 기술은 RF 마그네트론 스퍼터링 및 콜리메이티드 스퍼터링(collimated sputtering)으로 이루어진 그룹으로부터 선택되는 반도체 캐패시터 형성 방법.
- 제67항에 있어서, 상기 제1 증착 기술은 PECVD인 반도체 캐패시터 형성 방법.
- 제48항에 있어서, 상기 확산 장벽층을 형성하는 단계는 상기 절연층의 상부 표면 및 상기 제1 도전층의 적어도 제1 부분을 덮도록 확산 장벽층을 형성하는 단계를 더 포함하는 반도체 캐패시터 형성 방법.
- 제74항에 있어서, 상기 제1 도전층의 나머지 부분은 상기 제1 도전층의 대부분의 표면 영역을 포함하는 반도체 캐패시터의 형성 방법.
- 제75항에 있어서, 상기 제1 도전층의 상기 나머지 부분은 상기 제1 도전층의 적어도 95%의 표면 영역을 포함하는 반도체 캐패시터의 형성 방법.
- 제75항에 있어서, 상기 제1 도전층의 상기 나머지 부분은 상기 제1 도전층의 적어도 99%의 표면 영역을 포함하는 반도체 캐패시터 형성 방법.
- 제74항에 있어서, 상기 확산 장벽층을 형성하는 단계는 상기 절연층을 통한 산소 함유종의 확산율보다 낮은 산소 함유종의 확산율을 갖는 유전체 재료를 포함하는 확산 장벽층을 형성하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제74항에 있어서, 상기 제2 도전층을 형성하는 단계 전에 상기 유전층 상에 후처리 공정을 실행하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제79항에 있어서, 상기 후처리 공정을 수행하는 단계는 산화 공정 및 재산화 공정을 포함하는 그룹으로부터 선택되는 적어도 하느의 공정을 실행하는 단계를 포함하는 반도체 캐패시터의 형성 방법.
- 제48항, 제49항, 제52항, 제56항, 및 제57항 중 어느 한 항에 있어서, 상기 확산 장벽층을 형성하는 단계는 상기 컨테이너 홀에 인접한 상기 절연층의 적어도 일부의 표면을 덮고 상기 제1 도전층의 제1 부분과 인접하는 확산 장벽층을 형성하는 단계를 포함하고, 상기 유전층은 상기 제1 도전층의 나머지 부분과 인접하는 반도체 캐패시터의 형성 방법.
- 제81항에 있어서, 상기 제1 도전층의 상기 나머지 부분은 상기 확산 장벽층이 실질적으로 없는 반도체 캐패시터의 형성 방법.
- 제81항에 있어서, 상기 컨테이너 홀에 인접한 상기 절연층의 표면으로부터 상기 제1 도전층의 일부를 제거하는 단계를 더 포함하는 반도체 캐패시터의 형성 방법.
- 제48항에 있어서, 상기 확산 장벽층을 형성하는 단계는 상기 확산 장벽층이 실질적으로 없는 상기 제1 도전층의 대부분의 표면 영역을 남기는 단계를 더 포함하는 반도체 캐패시터 형성 방법.
- 제48항에 있어서,상기 제1 도정층을 형성하는 단계는 상기 컨테이너 홀에 도전성으로 도핑된 HSG 폴리실리콘층을 형성하는 단계를 더 포함하고,상기 확산 장벽층을 형성하는 단계는 상기 절연층의 상기 상부 표면 상에 제1 실리콘 질화물층 및 도전성으로 도핑된 상기 HSG 폴리실리콘층의 제1 부분을 형성하는 단계를 포함하고,상기 유전층을 형성하는 단계는 상기 제1 실리콘 질화물층 상에 제2 실리콘 질화물층 및 도전성으로 도핑된 상기 HSG 폴리실리콘층의 나머지 부분을 형성하는 단계를 포함하고,상기 제2 도전층을 형성하는 단계는 상기 제2 실리콘 질화물층 상에 도전성으로 도핑된 상기 폴리실리콘층을 형성하는 단계를 더 포함하는 반도체 캐패시터 형성 방법.
- 제85항에 있어서, 도전성으로 도핑된 상기 폴리실리콘층을 형성하기 전에 산소를 함유하는 분위기에서 상기 제2 실리콘 질화물층을 어닐링하는 단계를 더 포함하는 반도체 캐패시터 형성 방법.
- 반도체 장치에 있어서,복수의 비트선;복수의 워드선;메모리 셀의 어레이 - 각 메모리 셀은 반도체 컨테이너 캐패시터 구조 및 액세스 트랜지스터를 구비하고, 상기 액세스 트랜지스터는 워드선에 연결된 게이트 스택, 제1 소스/드레인 영역, 및 비트선에 연결된 제2 소스/드레인 영역을 포함함 - ;을 포함하고,적어도 하나의 반도체 컨테이너 캐패시터 구조는,측벽을 덮는 하부 플레이트 및 컨테이너 홀의 폐쇄 하부 - 상기 컨테이너 홀의 측벽은 주변 절연층에 의해 한정되고, 상기 하부 플레이트는 관련 액세스 트랜지스터의 제1 소스/드레인 영역에 연결됨 -;상부 플레이트;상기 절연층의 적어도 일부 표면을 덮고 상기 하부 플레이트와 상부 플레이트의 사이에 개재된 유전층; 및상기 절연층의 적어도 일부 표면을 덮고 상기 유전층과 상부 플레이트 사이 및 상기 유전층 및 상기 절연층의 표면 사이에 개재된 그룹으로부터 선택된 위치에 배치되는 확산 장벽층을 포함하고,상기 하부 플레이트의 대부분의 표면 영역은 상기 확산 장벽층에 의해 덮히지 않는 반도체 장치.
- 제87항에 있어서, 상기 확산 장벽층은 상기 유전층을 덮으며 인접하는 반도체 장치.
- 제87항에 있어서, 상기 유전층은 상기 확산 장벽층을 덮으며 인접하는 반도체 장치.
- 제87항 내지 제89항 중 어느 한 항에 있어서, 상기 확산 장벽층은 상기 하부 플레이트의 일부를 더 덮는 반도체 장치.
- 제90항에 있어서, 상기 확산 장벽층은 상기 하부 플레이트의 일부와 더 연결되는 반도체 장치.
- 제91항에 있어서, 상기 확산 장벽층과 인접하지 않는 상기 하부 플레이트의 나머지 부분은 상기 하부 플레이트의 대부분의 표면 영역을 포함하는 반도체 장치.
- 제87항, 제88항, 제89항에 있어서, 상기 확산 장벽층은 실리콘계의 재료를 포함하는 반도체 장치.
- 제93항에 있어서, 상기 확산 장벽층은 실리콘계의 유전체 재료를 포함하는 반도체 장치.
- 제94항에 있어서, 상기 실리콘계 유전체 재료는 실리콘 질화물 및 실리콘 산질화물로 이루어지는 그룹으로부터 선택되는 반도체 장치.
- 제87항 내지 제89항 중 어느 한 항에 있어서, 상기 확산 장벽층은 상기 유전층의 전처리 공정, 형성 공정 및 후처리 공정으로 이루어지는 그룹으로부터 선택되는 적어도 하나의 공정 동안 상기 주변 절연막을 통해 바람직하지 못한 종의 확산을 감소시키는 반도체 장치.
- 제96항에 있어서, 상기 바람직하지 못한 종은 산소 함유종, 수소 함유종, 불소 함유종 및 염소 함유종으로 이루어지는 그룹으로부터 선택된 적어도 하나의 종을 포함하는 반도체 장치.
- 제87항 내지 제89항 중 어느 한 항에 있어서, 상기 확산 장벽층은 상기 절연층을 통한 적어도 하나의 종에 대한 확산률보다 낮은 산소 함유종, 수소 함유종, 불소 함유종 및 염소 함유종을 포함하는 그룹으로부터 선택된 적어도 하나의 종의 확산율을 갖는 유전체 재료를 포함하는 반도체 장치.
- 제89항에 있어서, 상기 확산 장벽층은 상기 하부 플레이트의 제1 부분에 인접하고 상기 유전층은 상기 하부 플레이트의 나머지 부분에 인접하는 반도체 장치.
- 제99항에 있어서, 상기 하부 플레이트의 상기 나머지 부분은 상기 하부 플레이트의 대부분의 표면 영역을 포함하는 반도체 장치.
- 제87항 내지 89항 중 어느 한 항에 있어서, 상기 확산 장벽층 및 상기 유전층은 각각 동일한 유전체 재료를 포함하는 반도체 장치.
- 제101항에 있어서, 상기 확산 장벽층 및 상기 유전층은 각각 상이한 증착 기술을 이용하여 형성되는 반도체 장치.
- 제101항에 있어서, 상기 확산 장벽층 및 상기 유전층은 각각 실리콘 질화물을 포함하는 반도체 장치.
- 제103항에 있어서, 상기 확산 장벽층을 증착하는 제1 증착 기술은 상기 절연층의 상부 표면 상에 실리콘 질화물을 우선적으로 증착하는 작업 조건에서 실행하는 반도체 장치.
- 제104항에 있어서, 상기 제1 증착 기술은 상기 절연층의 상기 상부 표면 상에 실리콘 질화물을 우선적으로 증착하고 상기 확산 장벽층이 실질적으로 없는 상기 하부 플레이트의 대부분의 표면 영역을 남기는 작업 조건에서 실행하는 반도체 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/742,748 | 2000-12-20 | ||
| US09/742,748 US6538274B2 (en) | 2000-12-20 | 2000-12-20 | Reduction of damage in semiconductor container capacitors |
| PCT/US2001/050603 WO2002059950A2 (en) | 2000-12-20 | 2001-12-20 | Reduction of damage in semiconductor container capacitors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030070077A KR20030070077A (ko) | 2003-08-27 |
| KR100522654B1 true KR100522654B1 (ko) | 2005-10-19 |
Family
ID=24986037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-7008458A KR100522654B1 (ko) | 2000-12-20 | 2001-12-20 | 반도체 컨테이너 커패시터의 손상 감소 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US6538274B2 (ko) |
| EP (1) | EP1344244A2 (ko) |
| JP (1) | JP4064239B2 (ko) |
| KR (1) | KR100522654B1 (ko) |
| CN (1) | CN1222982C (ko) |
| WO (1) | WO2002059950A2 (ko) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825081B2 (en) * | 2001-07-24 | 2004-11-30 | Micron Technology, Inc. | Cell nitride nucleation on insulative layers and reduced corner leakage of container capacitors |
| US6617222B1 (en) * | 2002-02-27 | 2003-09-09 | Micron Technology, Inc. | Selective hemispherical silicon grain (HSG) conversion inhibitor for use during the manufacture of a semiconductor device |
| US7164165B2 (en) * | 2002-05-16 | 2007-01-16 | Micron Technology, Inc. | MIS capacitor |
| US6762093B2 (en) | 2002-08-21 | 2004-07-13 | Micron Technology, Inc. | High coupling floating gate transistor |
| US6815753B2 (en) * | 2002-08-29 | 2004-11-09 | Micron Technology, Inc. | Semiconductor capacitor structure and method to form same |
| US7144825B2 (en) * | 2003-10-16 | 2006-12-05 | Freescale Semiconductor, Inc. | Multi-layer dielectric containing diffusion barrier material |
| US20050098808A1 (en) * | 2003-11-07 | 2005-05-12 | Moon Bum-Ki | Electronic deivce and method for its fabrication |
| US7572741B2 (en) * | 2005-09-16 | 2009-08-11 | Cree, Inc. | Methods of fabricating oxide layers on silicon carbide layers utilizing atomic oxygen |
| US8232176B2 (en) | 2006-06-22 | 2012-07-31 | Applied Materials, Inc. | Dielectric deposition and etch back processes for bottom up gapfill |
| JP2008244306A (ja) * | 2007-03-28 | 2008-10-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7867923B2 (en) * | 2007-10-22 | 2011-01-11 | Applied Materials, Inc. | High quality silicon oxide films by remote plasma CVD from disilane precursors |
| US7741183B2 (en) * | 2008-02-28 | 2010-06-22 | Freescale Semiconductor, Inc. | Method of forming a gate dielectric |
| US8357435B2 (en) | 2008-05-09 | 2013-01-22 | Applied Materials, Inc. | Flowable dielectric equipment and processes |
| JP2010040904A (ja) * | 2008-08-07 | 2010-02-18 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US8980382B2 (en) | 2009-12-02 | 2015-03-17 | Applied Materials, Inc. | Oxygen-doping for non-carbon radical-component CVD films |
| US8741788B2 (en) | 2009-08-06 | 2014-06-03 | Applied Materials, Inc. | Formation of silicon oxide using non-carbon flowable CVD processes |
| US8449942B2 (en) | 2009-11-12 | 2013-05-28 | Applied Materials, Inc. | Methods of curing non-carbon flowable CVD films |
| KR20120111738A (ko) * | 2009-12-30 | 2012-10-10 | 어플라이드 머티어리얼스, 인코포레이티드 | 융통성을 가진 질소／수소 비율을 이용하여 제조된 라디칼에 의한 유전체 필름의 성장 |
| US8329262B2 (en) | 2010-01-05 | 2012-12-11 | Applied Materials, Inc. | Dielectric film formation using inert gas excitation |
| JP2013517616A (ja) * | 2010-01-06 | 2013-05-16 | アプライド マテリアルズ インコーポレイテッド | 酸化物ライナを使用する流動可能な誘電体 |
| CN102714156A (zh) | 2010-01-07 | 2012-10-03 | 应用材料公司 | 自由基成分cvd的原位臭氧固化 |
| CN102844848A (zh) | 2010-03-05 | 2012-12-26 | 应用材料公司 | 通过自由基成分化学气相沉积的共形层 |
| US9285168B2 (en) | 2010-10-05 | 2016-03-15 | Applied Materials, Inc. | Module for ozone cure and post-cure moisture treatment |
| US8664127B2 (en) | 2010-10-15 | 2014-03-04 | Applied Materials, Inc. | Two silicon-containing precursors for gapfill enhancing dielectric liner |
| US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| US8450191B2 (en) | 2011-01-24 | 2013-05-28 | Applied Materials, Inc. | Polysilicon films by HDP-CVD |
| US8716154B2 (en) | 2011-03-04 | 2014-05-06 | Applied Materials, Inc. | Reduced pattern loading using silicon oxide multi-layers |
| US8445078B2 (en) | 2011-04-20 | 2013-05-21 | Applied Materials, Inc. | Low temperature silicon oxide conversion |
| US8466073B2 (en) | 2011-06-03 | 2013-06-18 | Applied Materials, Inc. | Capping layer for reduced outgassing |
| US9404178B2 (en) | 2011-07-15 | 2016-08-02 | Applied Materials, Inc. | Surface treatment and deposition for reduced outgassing |
| US8617989B2 (en) | 2011-09-26 | 2013-12-31 | Applied Materials, Inc. | Liner property improvement |
| US8551891B2 (en) | 2011-10-04 | 2013-10-08 | Applied Materials, Inc. | Remote plasma burn-in |
| US8889566B2 (en) | 2012-09-11 | 2014-11-18 | Applied Materials, Inc. | Low cost flowable dielectric films |
| US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
| US9412581B2 (en) | 2014-07-16 | 2016-08-09 | Applied Materials, Inc. | Low-K dielectric gapfill by flowable deposition |
| US10224235B2 (en) * | 2016-02-05 | 2019-03-05 | Lam Research Corporation | Systems and methods for creating airgap seals using atomic layer deposition and high density plasma chemical vapor deposition |
| US10707296B2 (en) * | 2018-10-10 | 2020-07-07 | Texas Instruments Incorporated | LOCOS with sidewall spacer for different capacitance density capacitors |
| US11322502B2 (en) * | 2019-07-08 | 2022-05-03 | Micron Technology, Inc. | Apparatus including barrier materials within access line structures, and related methods and electronic systems |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966595A (en) | 1995-10-05 | 1999-10-12 | Micron Technology, Inc. | Method to form a DRAM capacitor using low temperature reoxidation |
| US5624865A (en) | 1995-10-13 | 1997-04-29 | Micron Technology, Inc. | High pressure reoxidation anneal of silicon nitride for reduced thermal budget silicon processing |
| US6083849A (en) * | 1995-11-13 | 2000-07-04 | Micron Technology, Inc. | Methods of forming hemispherical grain polysilicon |
| US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| EP0843359A3 (en) * | 1996-11-14 | 2000-01-26 | Texas Instruments Inc. | Method for chemical mechanical polishing a semiconductor device using slurry |
| US6009967A (en) * | 1997-01-16 | 2000-01-04 | Ford Global Technologies, Inc. | Method and system for coordinated engine and transmission control during traction control intervention |
| US6015997A (en) | 1997-02-19 | 2000-01-18 | Micron Technology, Inc. | Semiconductor structure having a doped conductive layer |
| US6255159B1 (en) * | 1997-07-14 | 2001-07-03 | Micron Technology, Inc. | Method to form hemispherical grained polysilicon |
| US5913129A (en) * | 1997-11-27 | 1999-06-15 | United Microelectronics Corp. | Method of fabricating a capacitor structure for a dynamic random access memory |
| US6184074B1 (en) | 1997-12-17 | 2001-02-06 | Texas Instruments Incorporated | Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS |
| TW427014B (en) * | 1997-12-24 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of the capacitors of DRAM |
| US6369432B1 (en) * | 1998-02-23 | 2002-04-09 | Micron Technology, Inc. | Enhanced capacitor shape |
| KR100319207B1 (ko) | 1998-06-15 | 2002-01-05 | 윤종용 | 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법 |
| US6124164A (en) | 1998-09-17 | 2000-09-26 | Micron Technology, Inc. | Method of making integrated capacitor incorporating high K dielectric |
| DE19842665C2 (de) | 1998-09-17 | 2001-10-11 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen |
| TW432684B (en) * | 1999-03-24 | 2001-05-01 | Taiwan Semiconductor Mfg | Fabrication method of stacked capacitor and structure |
| US6235605B1 (en) * | 1999-04-15 | 2001-05-22 | Micron Technology, Inc. | Selective silicon formation for semiconductor devices |
| GB2355113B (en) * | 1999-06-25 | 2004-05-26 | Hyundai Electronics Ind | Method of manufacturing capacitor for semiconductor memory device |
| US6159818A (en) | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| US6190962B1 (en) * | 1999-12-20 | 2001-02-20 | United Microelectronics Corp. | Method of fabricating capacitor |
| US6277688B1 (en) * | 2000-06-30 | 2001-08-21 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM capacitor with increased electrode surface area |
| KR100503961B1 (ko) * | 2000-12-28 | 2005-07-26 | 주식회사 하이닉스반도체 | 커패시터 제조 방법 |
| KR100382732B1 (ko) * | 2001-01-10 | 2003-05-09 | 삼성전자주식회사 | 반도체 소자의 실린더형 커패시터 제조 방법 |
| US6746930B2 (en) * | 2001-07-11 | 2004-06-08 | Micron Technology, Inc. | Oxygen barrier for cell container process |
| US6653199B2 (en) * | 2001-10-09 | 2003-11-25 | Micron Technology, Inc. | Method of forming inside rough and outside smooth HSG electrodes and capacitor structure |
-
2000
- 2000-12-20 US US09/742,748 patent/US6538274B2/en not_active Expired - Lifetime
-
2001
- 2001-12-20 KR KR10-2003-7008458A patent/KR100522654B1/ko not_active IP Right Cessation
- 2001-12-20 EP EP01997145A patent/EP1344244A2/en not_active Withdrawn
- 2001-12-20 JP JP2002560182A patent/JP4064239B2/ja not_active Expired - Lifetime
- 2001-12-20 CN CNB01822671XA patent/CN1222982C/zh not_active Expired - Fee Related
- 2001-12-20 WO PCT/US2001/050603 patent/WO2002059950A2/en active IP Right Grant
-
2003
- 2003-01-08 US US10/338,287 patent/US6888186B2/en not_active Expired - Fee Related
- 2003-01-08 US US10/338,286 patent/US6890818B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1344244A2 (en) | 2003-09-17 |
| US20030136988A1 (en) | 2003-07-24 |
| US20020079523A1 (en) | 2002-06-27 |
| WO2002059950A2 (en) | 2002-08-01 |
| US20030098482A1 (en) | 2003-05-29 |
| CN1222982C (zh) | 2005-10-12 |
| US6890818B2 (en) | 2005-05-10 |
| JP4064239B2 (ja) | 2008-03-19 |
| KR20030070077A (ko) | 2003-08-27 |
| WO2002059950A3 (en) | 2003-02-27 |
| CN1489781A (zh) | 2004-04-14 |
| US6538274B2 (en) | 2003-03-25 |
| JP2004523115A (ja) | 2004-07-29 |
| US6888186B2 (en) | 2005-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100522654B1 (ko) | 반도체 컨테이너 커패시터의 손상 감소 | |
| US6830983B2 (en) | Method of making an oxygen diffusion barrier for semiconductor devices using platinum, rhodium, or iridium stuffed with silicon oxide | |
| US6376325B1 (en) | Method for fabricating a ferroelectric device | |
| US5638319A (en) | Non-volatile random access memory and fabrication method thereof | |
| US6465828B2 (en) | Semiconductor container structure with diffusion barrier | |
| US6861330B2 (en) | Structures and methods for enhancing capacitors in integrated circuits | |
| US6281543B1 (en) | Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same | |
| US5742472A (en) | Stacked capacitors for integrated circuit devices and related methods | |
| KR100273689B1 (ko) | 반도체메모리장치및그제조방법 | |
| US6784474B2 (en) | Semiconductor memory device and method for fabricating the same | |
| US6563161B2 (en) | Memory-storage node and the method of fabricating the same | |
| US6168988B1 (en) | Method for producing barrier-free semiconductor memory configurations | |
| US6645807B2 (en) | Method for manufacturing semiconductor device | |
| KR100319874B1 (ko) | 반도체장치의커패시터및그제조방법 | |
| KR19980070914A (ko) | 집적 회로 구조의 제조 방법 | |
| KR100326242B1 (ko) | 반도체장치의커패시터형성방법 | |
| KR100499349B1 (ko) | 반도체메모리장치의제조방법 | |
| KR100326243B1 (ko) | 래치업방지를위한씨모스트랜지스터형성방법 | |
| KR20010003252A (ko) | 반도체소자의 캐패시터 제조방법 | |
| US20030162351A1 (en) | Oxidation resistane structure for metal insulator metal capacitor | |
| KR20020065244A (ko) | 국부배선의 내산화성 향상방법 | |
| JPH04275454A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120919 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130924 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150917 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |