CN1222982C - 减少半导体容器电容器中的损伤 - Google Patents

减少半导体容器电容器中的损伤 Download PDF

Info

Publication number
CN1222982C
CN1222982C CNB01822671XA CN01822671A CN1222982C CN 1222982 C CN1222982 C CN 1222982C CN B01822671X A CNB01822671X A CN B01822671XA CN 01822671 A CN01822671 A CN 01822671A CN 1222982 C CN1222982 C CN 1222982C
Authority
CN
China
Prior art keywords
layer
diffusion impervious
impervious layer
bottom plate
diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB01822671XA
Other languages
English (en)
Other versions
CN1489781A (zh
Inventor
L·A·郑
E·-X·平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN1489781A publication Critical patent/CN1489781A/zh
Application granted granted Critical
Publication of CN1222982C publication Critical patent/CN1222982C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

采用含有扩散阻挡层以减少底部单元极板和任何下面晶体管受到穿过环绕的绝缘材料扩散的种类的半导体容器电容器结构用于高密度存储阵列。在包括电容器介质层的预处理、形成和后处理的处理期间，扩散阻挡层可以保护底部单元极板、下面的存取晶体管甚至环绕绝缘层的表面。扩散阻挡层禁止或阻挡了会损伤底部极板或下面晶体管的种类扩散，例如含氧种类、含氢种类和/或其它不需要的种类。扩散阻挡层形成得与电容器介质层分隔开。这有助于使介质层变薄，是由于介质层不需要提供这种扩散保护。对于给定的电容器表面积，介质层的变薄有助于提高电容值。

Description

减少半导体容器电容器中的损伤
                         技术领域
本发明一般涉及半导体容器(container)结构的改进，特别涉及具有上覆环绕绝缘层的扩散阻挡层的半导体容器电容器的改进以及使用这种容器电容器结构的装置。
                         背景技术
许多电子系统包括如动态随机存取存储器(DRAM)的存储器件以存储数据。典型的DRAM包括存储单元的阵列。每个存储单元包括存储单元中数据的电容器以及控制存取数据的晶体管。电容器包括两个导电极板。每个电容器的上极板通常与每个其它电容器共享或共用。横越电容器存储的电荷代表数据位，可以是高电压或低电压。
在写模式期间数据可以存储在存储单元中，或者在读出模式期间由存储单元获取数据。数据在信号线上传送，称做位线，通过用做开关器件的晶体管连接到输入/输出(I/O)线。通常，对于存储数据的每一位，它的真实逻辑状态可以在I/O线上得到，它的互补逻辑状态可以在I/O互补线上得到。
存储单元通常排列成阵列，每个单元具有确定阵列中它的位置的地址。阵列包括相交的导电线结构，存储单元与线的交叉相关。为了从单元读取或写入，必须选择或寻址被讨论的特定单元。用于选定单元的地址通常由到地址译码器的输入信号代表。响应于译码地址，行存取电路激活字线。选定的字线激活用于与选定的字线通讯的每个存储单元的存取晶体管。响应于译码列地址，列存取电路选择位线。对于读取操作，选定的字线激活用于给定字线地址的存取晶体管，数据锁存到选定的位线。
随着存储单元中DRAM密度的增加，存在降低存储单元尺寸及其带有的电容器表面积同时保持足够高存储电容的持续挑战，是由于电容为表面积的函数。此外，存在进一步降低存储单元尺寸的持续目标。
增加单元电容的一个主要措施是通过单元结构技术。这种技术包括三维单元电容器，例如沟槽或叠置电容器。叠置电容器结构的一种常见形式是圆柱形容器叠置电容器，容器结构形成电容器的底部极板。增加单元电容的另一方法是使用高表面积材料，例如半球形晶粒多晶硅(HSG)，由于它们的粗糙或不规则表面，对于给定的印迹(footprint)增加了可使用的表面积。增加单元电容的另一措施包括减小单元电容器的介质层的厚度。
随着单元尺寸的降低，容器结构必须形成得尽可能接近相邻的容器结构。在邻近处，必须小心以避免相邻单元电容器的底部极板短路。具有这种短路容器结构的电容器导致缺陷的存储单元，单元将不能精确地存储数据。
由于以上提到的原因，以及下面陈述的通过阅读和理解本说明书对于本领域的技术人员显而易见的其它原因，本领域中需要备选的半导体容器电容器及其制造方法。
                         发明内容
这里介绍了一种半导体容器电容器结构，具有扩散阻挡层以减小因通过环绕的绝缘材料扩散的种类(species)对底部单元极板和任何下面晶体管的损伤。在包括电容器介质层的预处理、形成和后处理期间，扩散阻挡层能保护底部单元极板、任何下面的存取晶体管甚至环绕的绝缘层的表面。扩散阻挡层抑制或阻止了会损伤底部极板或下面晶体管的种类扩散，例如含氧种类、含氢种类和/或其它不希望的种类，例如含氟种类或含氯种类。扩散阻挡层与电容器的介质层分开形成。这有助于减薄介质层，是由于介质层不需要提供这种扩散保护。对于给定的电容器表面积，介质层的减薄进而有助于提高电容值。
对于一个实施例，本发明提供了一种半导体容器电容器结构。半导体容器电容器结构包括覆盖容器孔的侧壁和封闭的底部的底部极板，其中容器孔的侧壁由环绕的绝缘层限定。结构还包括覆盖底部极板的介质层和覆盖介质层的顶部极板。结构还包括覆盖与容器孔相邻的至少绝缘层表面部分的扩散阻挡层。扩散阻挡层可以插在绝缘层的上表面和介质层之间，或者插在介质层和上极板之间。对于另一实施例，扩散阻挡层含有基于硅的材料。对于再一实施例，扩散阻挡层含有一种或多种含氧种类、含氢种类、含氟种类和/或含氯种类的扩散速率的低于这些种类穿过绝缘层的扩散速率的材料。
对于另一实施例，本发明提供一种半导体容器电容器结构。结构包括具有侧壁、开口顶部和封闭的底部的容器孔，其中容器孔的侧壁由环绕的绝缘层限定，其中容器孔的顶部开口由绝缘层的上表面限定。结构还包括覆盖容器孔侧壁和封闭表面的第一导电层，以及覆盖绝缘层上表面的扩散阻挡层。结构还包括覆盖第一导电层和扩散阻挡层的介质层以及覆盖介质层的第二导电层。第一导电层的大部分表面积基本上没有扩散阻挡层。
对于又一实施例，本发明提供一种半导体容器电容器结构。结构包括具有侧壁、开口顶部和封闭的底部的容器孔，其中容器孔的侧壁由环绕的绝缘层限定，其中容器的顶部开口由绝缘层的上表面限定。结构还包括覆盖容器孔侧壁和封闭表面的第一导电层，以及覆盖第一导电层和绝缘层上表面的介质层。结构还包括覆盖介质层第一部分的扩散阻挡层，介质层的第一部分覆盖绝缘层的上表面并保持介质层的剩余部分基本上没有被阻挡介质层覆盖。介质层的剩余部分包括介质层的大部分表面积。结构还包括覆盖扩散阻挡层以及介质层的剩余部分的第二导电层。
对于再一实施例，本发明提供一种半导体容器电容器结构。结构包括容器孔中导电掺杂的半球形晶粒多晶硅层，其中容器孔具有侧壁、开口的顶部以及封闭的底部。容器孔的侧壁由环绕的绝缘层限定，容器孔的开口顶部由绝缘层的上表面限定。结构还包括绝缘层的上表面以及一部分导电掺杂的半球形晶粒层上的第一氮化硅层。结构还包括第一氮化硅层和导电掺杂的半球形晶粒层剩余部分上的第二氮化硅层。结构还包括第二氮化硅层上的导电掺杂的多晶硅层。
对于又一实施例，本发明提供一种半导体电容器的形成方法。方法还包括形成覆盖容器孔的侧壁和封闭的底部的第一导电层，其中容器孔的侧壁由环绕的绝缘层限定，并形成覆盖绝缘层上表面的扩散阻挡层。方法还包括形成覆盖第一导电层和扩散阻挡层的介质层，以及形成覆盖介质层上的第二导电层。对于另一实施例，方法包括形成介质材料的扩散阻挡层，介质材料具有的含氧种类的扩散速率低于穿过绝缘层的含氧种类的扩散速率。对于再一实施例，方法包括形成介质材料的扩散阻挡层，介质材料具有的氢扩散速率低于穿过绝缘层氢的扩散速率。对于另一实施例，方法包括形成扩散阻挡层，覆盖并邻接绝缘层的上表面，还覆盖和邻接第一导电层的第一部分，其中第一导电层的剩余部分包括第一导电层的大部分表面积。
对于另一实施例，本发明提供一种半导体电容器的形成方法。方法包括在容器孔中形成导电掺杂的半球形晶粒多晶硅层，其中容器孔具有侧壁、顶部开口以及封闭的底部。容器孔的侧壁由环绕的绝缘层限定，容器孔的顶部开口由绝缘层的上表面限定。方法还包括在绝缘层的上表面以及导电掺杂的半球形晶粒多晶硅层的第一部分上形成第一氮化硅层，并在第一氮化硅层以及导电掺杂的半球形晶粒多晶硅层的剩余部分上形成第二氮化硅层。方法还包括在第二氮化硅层上形成导电掺杂的多晶硅层。
本发明的其它实施例包括半导体容器电容器结构和不同范围的方法，以及使用这种半导体容器电容器结构及其方法的装置和系统。
                           附图说明
图1示出了根据本发明一个实施例的存储阵列布局的俯视图。
图2A-2H示出了根据本发明一个实施例形成容器电容器结构的各阶段期间衬底的剖面图。
图2I-2J示出了根据本发明另一个实施例形成容器电容器结构的各阶段期间衬底的剖面图。
图3示出了根据本发明的一个实施例的集成电路存储器件的简化方框图。
                        具体实施方式
在本实施例下面的详细说明中，参考了为本发明一部分的附图，其中附图中示出了可以实施本发明的具体实施例。十分详细地介绍了这些实施例以使本领域中的技术人员能实施本发明，应该理解可以利用其它实施例，可以进行工艺、电或机械改变同时不脱离本发明的范围。在以下说明中使用的术语晶片或衬底包括任何基底的半导体结构。例子包括蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体、基底半导体结构支撑的硅外延层、以及本领域中技术人员公知的其它半导体结构。此外，当在下面的说明中介绍晶片或衬底时，可以利用以前的工艺步骤形成基底半导体结构中的区域/结，术语晶片和衬底包括含有这种区域/结的下面层。因此，以下详细说明为非限定性的，本发明的范围仅由附带的权利要求及其等效物限定。
图1示出了根据本发明一个实施例的存储阵列布局的俯视图。存储阵列包括覆盖有源区108形成的容器电容器存储单元100。有源区108由场隔离区110分开。有源区108和场隔离区110形成在衬底上。
每个存储单元100包括容器电容器114和存取晶体管。存取晶体管由字线106限定，具有与容器电容器114相关的第一源/漏区以及与位线接触112相关的第二源/漏区。正如这里介绍的，结合扩散阻挡层形成至少一个容器电容器114。
存储单元100基本上排列成行和列。图1中所示为两列102A和102B的一部分。分别覆盖列102A和102B形成分开的位线104 A和104B。位线104A通过位线接触112连接到有源区108的一部分。字线106A和106B进一步连接到有源区108的一部分，字线106A连接到列102A中的有源区108，字线106B连接到列102B中的有源区域108。以交替方式连接到存储单元的字线106A和106B通常定义了存储阵列的各行。这种交叠的位线结构在本领域中是公知的，可允许更致密的存储单元100。
图2A-2H示出了根据本发明的一个实施例图1的存储器件的一部分制造。图2A-2H示出了各处理阶段期间沿图1的线A-A’截取的剖面图。
在图2A中，场隔离区110形成在衬底205上。衬底205可以是硅衬底，例如p型单晶硅衬底。场隔离区110通常由绝缘体或介质材料形成，例如氧化硅(SiO/SiO2)、氮化硅(SiN/Si2N/Si3N4)以及氮氧化硅(SiOxNy)。对于该实施例，例如通过在衬底表面上产生基本上平坦区域的常规硅的局部氧化(LOCOS)由二氧化硅形成场隔离区110。有源区108为没有被衬底205上的场隔离区覆盖的那些区域。形成场隔离区110之前或之后形成栅极介质层212。对于该实施例，栅极介质层212为热生长的二氧化硅，但也可以是这里介绍的或本领域中公知的其它介质材料。
生成场隔离区110和栅极介质层212之后，通过本领域中公知的方法形成第一导电掺杂的栅极多晶硅层216、栅极阻挡层218、栅极导电层220、栅极帽盖层222以及栅极间隔层214。栅极阻挡层218可以是金属氮化物，例如氮化钛(TiN)或氮化钨(WNx)。栅极导电层220可以是任意导电材料，且是越来越多的金属，如钨(W)。栅极帽盖层222通常为氮化硅，而栅极间隔层214通常为介质材料，例如氧化硅、氮化硅以及氮氧化硅。构图以上层形成字线106作为用于例如存储单元的存取晶体管的场效应晶体管(FET)的栅极。字线106的结构仅为示例。作为另一个例子，字线106的构成可以包括覆盖多晶硅层的难熔金属硅化物层。金属铬(Cr)、钴(Co)、铪(Hf)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、钨(W)、钒(V)和锆(Zr)通常被认为是难熔金属。用于字线106的其它结构在本领域中是公知的，并且通常包括覆盖栅极介质层的一个或多个导电层的栅极叠层，栅极叠层侧壁和顶部用介质材料绝缘。
例如通过衬底205的导电掺杂在衬底205中形成源/漏区228和229。有源区108包括源/漏区228和229以及第一源/漏区228和第二源/漏区229之间的沟道区。
源/漏区228和229具有与衬底205相反的导电类型。对于p型衬底，源/漏区228和229具有n型导电类型。对于本实施例，可以通过离子注入磷、砷或其它n型的掺杂剂种类(species)进行这种导电掺杂。通过掺杂剂种类的扩散，例如气体扩散或者在重掺杂的材料层和衬底205的界面处的扩散进一步进行掺杂。通常，源/漏区228和229包括通过不同的掺杂剂浓度级别或者甚至不同的掺杂剂种类产生的轻掺杂的区域230。轻掺杂的区域230通常通过掺杂剂种类的有角度注入以延伸到字线106下面并与栅极介质层212重合或重叠。
介绍的形成字线106为与本发明的各种实施例结合使用的一种应用的示例。制造的其它方法和其它应用也可行并且同样实施。为清楚起见和主要集中于电容器结构的形成，从随后的附图中省略了许多参考数字，特别是属于字线和源/漏区结构的那些参考数字。
在图2B中，厚第一绝缘层235淀积在衬底205上、以及字线106、场隔离区110、第一源/漏区228和第二源/漏区229上。第一绝缘层235为介质材料，例如氧化硅、氮化硅以及氮氧化硅。对于一个实施例，第一绝缘层235为掺杂的介质材料，例如硼磷硅玻璃(BPSG)、硼和磷掺杂的氧化硅材料。第一绝缘层235通常被平面化，例如通过化学机械抛光(CMP)，以便提供均匀的高度。然后构图第一绝缘层235以定义出用于未来的单元电容器的区域。构图第一绝缘层235露出字线106B相对侧上的第一源/漏区228。
构图第一绝缘层235包括标准的光刻技术以掩蔽部分第一绝缘层235并露出将形成单元电容器的那部分第一绝缘层235。然后除去第一绝缘层235的露出部分。通过本领域中公知的腐蚀或其它合适的除去技术除去第一绝缘层235的一部分。除去技术通常取决于要除去层的材料结构以及要保留的环绕和下面层的材料结构。
构图第一绝缘层235之后，导电掺杂的多晶硅层或其它导电材料形成在第一源/漏区228的露出部分上，形成接触或接触栓塞240。例如，可以通过控制多晶硅的淀积仅覆盖露出的第一源/漏区228以及或许第一绝缘层235的表面可以形成接触栓塞240。例如通过CMP可以除去淀积在第一绝缘层235表面上的任何材料。此外，可以覆盖淀积导电材料层，之后深腐蚀留下覆盖第一源/漏区228的导电材料层。对于另一实施例，接触栓塞240可以由钨、氮化钛、氮化钨、铝或其它导电材料、金属或合金形成。
形成电容器的底部极板245或第一导电层覆盖至少容器孔237的封闭底部和侧壁。容器孔237的底部至少部分由接触栓塞240的表面限定，而容器孔237的侧壁由环绕的第一绝缘层235限定。容器孔237进一步具有由第一绝缘层235的上表面限定的开口顶部。
底部极板245与接触栓塞240连接或电通讯。底部极板245可以是任何导电材料。对于一个实施例，底部极板245为导电掺杂的多晶硅。对另一实施例，底部极板245为导电掺杂的半球形晶粒(HSG)多晶硅。对于再一实施例，底部极板245的导电材料可以含有金属、金属氮化物、金属合金或导电金属氧化物。
底部极板245可以通过任何方法形成，例如校准溅射、化学汽相淀积(CVD)或其它淀积技术。当为金属氮化物材料时，底部极板245可以淀积成金属层之后进行氮化。对于含有HSG多晶硅的实施例，可以通过本领域中公知的各种方法形成底部极板245，包括低压CVD(LPCVD)和淀积硅，之后进行特定温度和压力条件下的真空退火。底部极板245可以进一步含有形成在多晶硅层上的HSG多晶硅层。
存储器件的随后退火使底部极板245和接触栓塞240之间发生反应，由此形成界面层。例如，当底部极板245包括含硅材料并且接触栓塞240包括富金属材料时，随后的退火在底部极板245和接触栓塞240之间产生难熔金属硅化物界面。这种金属硅化物界面层通常有利于减小到接触栓塞240的电阻。
在图2C中，例如通过CMP、化学腐蚀或反应离子腐蚀(RIE)除去形成在第一绝缘层235上表面上底部极板245的任何部分。除去表面材料消除了容器孔237之间导电材料的桥接。应该注意不需要完全除去，只要将相邻的容器孔237隔离就可以。所得结构限定了用于未来单元电容器的各底部极板245，如图2C所示。
虽然使用容器结构以及如HSG多晶硅的粗糙表面材料增加了底部极板245的表面积，仅这一点不足以提供随着器件尺寸持续减小足够的电容级别。增加电容的另一方法包括减薄电容器介质层。许多介质材料，例如氮化硅、氧化铝(Al2O3)以及五氧化二钽(Ta2O5)需要如氧化或重新氧化的形成后处理工艺，以修复有可能导电或易于泄露的区域。许多介质材料，例如氮化硅、氧化铝(Al2O3)以及五氧化二钽(Ta2O5)还需要在形成介质层之前底部极板245的预处理工艺，例如氨(NH3)退火或磷化氢(PH3)退火，以获得需要的电性能。
必须小心以避免形成介质层之后的这种处理、形成介质层之前下面结构的处理、甚至形成介质层使用的工艺期间不希望的种类扩散穿过第一绝缘层235造成的底部极板245和任何下面存取晶体管的损伤。当介质层的形成优先于底部极板245的表面时，这种担心变得越来越成问题。例如，在图2C所示的结构中，采用含HSG多晶硅的底部极板245和含有BPSG的第一绝缘层235，通过CVD形成氮化硅介质层优先于HSG多晶硅；在结构的HSG多晶硅部分上形成厚度约50的介质层可能导致结构的BPSG部分上小于20的厚度。这是由于BPSG上相对于HSG多晶硅上有较长的氮化硅淀积的培育(incubation)时间。虽然覆盖底部极板245的介质层厚度足以保护底部极板245不受容器孔237内的氧化损伤，但是覆盖第一绝缘层235的介质层厚度可以变得很薄而不足以抑制含氧种类扩散穿过第一绝缘层235以及从容器孔237外部侵蚀底部极板245。扩散穿过第一绝缘层235的含氧种类会氧化底部极板245。在许多情况中，这种氧化导致底部极板245的体积膨胀。底部极板245的体积膨胀进一步抑制了相邻单元电容器之间的第一绝缘层235。这导致由于相邻单元电容器之间底部极板245的短路造成的存储器件的大规模故障。
不希望的扩散不是底部极板245体积膨胀的唯一因素。含氧种类、含氢种类以及其它不希望种类扩散到下面有源区会由于氧化接触造成存取晶体管的电特性漂移、掺杂剂轮廓中的变化、掺杂剂活性失效等等。电特性的这种漂移造成存取晶体管的机能失常。
本发明的各实施例通过在单元电容器之间提供覆盖第一绝缘层235部分表面的扩散阻挡层解决了这种扩散损伤问题。扩散阻挡层单独提供并与电容器介质层截然不同，由此可以允许覆盖底部极板245的介质层变薄同时不会出现覆盖第一绝缘层235的厚度不充分或者介质层的扩散阻挡性能差的问题。扩散阻挡层用单独的处理与介质层分开形成，由此可以形成扩散阻挡层同时不损伤器件，还在介质层的预处理、形成和/或后处理期间保护器件不受损伤。应该注意单独的处理包括继续使用相同的形成工艺采用不同组的操作条件产生不同的淀积特性，例如在第一组操作条件下使用CVD阻碍容器孔237的侧壁和底部上的淀积，然而在第二组操作条件下使用CVD促进容器孔237的侧壁和底部上的淀积。
如图2D所示，形成扩散阻挡层250或第一介质层覆盖至少单元电容器之间的第一绝缘层235表面。显示的扩散阻挡层250邻接底部极板245，但没有禁止在扩散阻挡层250和以上介绍的第一绝缘层235之间形成插入的附加层。这种附加层可以用于增强相邻层之间的粘附性或阻挡性。然而，任何这种附加层通常是非导电性的，以避免相邻的底部极板245短路。
要确保底部极板245和第一绝缘层235表面的清洁度，在形成扩散阻挡层或一些上述层之前，可以采用适当的预清洁和/或腐蚀工艺。这种工艺可用于除去杂质，以提高所得结构中的粘附性并获得较好的电性能。一个例子是稀释的氢氟酸(HF)溶液。其它的清洁和腐蚀剂溶液为本领域中公知的，包含各种酸种类、表面活性剂、溶剂等。在腐蚀工艺中，第一绝缘层235的侧壁可以稍微凹进以获得较高的电容值。可以在任何两层之间使用这种清洁或腐蚀工艺以提高所得结构的粘附性和/或性能。
扩散阻挡层250为能够抑制或至少部分阻止电容器介质层的随后氧化或重新氧化中经常使用的含氧种类扩散的介质材料。这种含氧种类包括二原子的氧(O2)、臭氧(O3)和/或氧原子团。对于一个实施例，扩散阻挡层250为硅基材料。对于另一实施例，扩散阻挡层250为氮化硅。对于再一实施例，扩散阻挡层250为氮氧化硅。也可以使用其它的硅基介质材料，例如碳化硅材料(C2Si/CSi/CSi2)。对于又一实施例，扩散阻挡层250为具有的含氧种类的扩散速率低于穿过掺杂或未掺杂的二氧化硅的相同含氧种类的扩散速率的任何介质材料。对于另一实施例，扩散阻挡层250可以是具有的含氧种类的扩散速率低于穿过第一绝缘层235的相同含氧种类的扩散速率的任何介质材料。扩散速率为对于给定的阻挡层厚度、温度、压力和种类的初始浓度，在给定的时间周期中穿过阻挡层的种类数量的量度。对于附加的实施例，对于氢(H2)、氨(NH3)、磷化氢(PH3)、氟(F2)或氯(Cl2)，扩散阻挡层250具有的扩散速率低于穿过第一绝缘层235氢、氨、磷化氢、氟或氯具有的扩散速率。
底部极板245应该基本上没有或者没有被扩散阻挡层250覆盖。以此方式，扩散阻挡层250没有显著影响单元电容器的所得电容。如图2D所示，扩散阻挡层250仅在底部极板245的顶部上延伸。对于一个实施例，每个底部极板245的大部分表面区域基本上没有扩散阻挡层250。对于另一实施例，至少95％的底部极板245的表面区域没有扩散阻挡层250。对于再一实施例，至少99％的底部极板245的表面区域没有扩散阻挡层250。增加了没有被扩散阻挡层250覆盖的底部极板245的表面积部分减少了扩散阻挡层250对电容器结构的所得电容的有害影响。然而，需要覆盖至少一部分底部极板245。对于扩散阻挡层250超出第一绝缘层235的一个边缘覆盖底部极板245顶部的实施例，可以观察到所得单元电容器角部漏电流减小的附加优点。
扩散阻挡层250优选由在第一绝缘层235的表面上制备材料层优先于底部极板245侧壁的方法形成。这通常称做差台阶覆盖。扩散阻挡层250还优选由在第一绝缘层235的表面上制备材料层优先于底部极板245底部的方法形成。使用这种工艺，扩散阻挡层250可以形成在第一绝缘层235的表面上，同时底部极板245的侧壁和底部基本上没有扩散阻挡层250的材料。这样还允许控制扩散阻挡层250的厚度以提供有效的保护不受到含氧种类的扩散，同时不对所得单元电容器的电容产生有害影响。虽然可以覆盖淀积形成扩散阻挡层250之后从容器孔237内除去材料，但优选避免这种额外的处理。
使用适当的操作条件采用各种淀积工艺优选淀积在上表面上，包括CVD、等离子体增强CVD(PECVD)、光辅助CVD以及物理汽相淀积(PVD)技术。对于一个实施例，物理汽相淀积选自RF磁控溅射和校准溅射组成的组。对于一个实施例，扩散阻挡层250为由PECVD形成的氮化硅。由于容器孔237的高宽比，PECVD氮化硅将优先淀积在第一绝缘层235的上或水平表面上，通常没有淀积在底部极板245的侧壁和底部上。等离子体将增强第一绝缘层235表面附近的PECVD前体的反应，但通常无助于接触孔237中的反应。该现象导致第一绝缘层235表面上优先地淀积材料。使用PECVD制备了厚度达到约150的扩散阻挡层250，在底部极板245的侧壁和底部上没有可检测到的材料淀积物。
应该意识到由于各种淀积方法的台阶覆盖程度，一些介质材料会淀积在底部极板245的侧壁或底部上。然而，由于优先形成在第一绝缘层235的表面上，因此底部极板245的侧壁或底部上的任何这种淀积层基本上薄于第一绝缘层235表面上的淀积层。使用酸浸泡或喷洒酸或其它合适的剥离溶液的随后剥离工艺在显著影响第一绝缘层235表面上的扩散阻挡层厚度之前，可用于从底部极板245的侧壁和底部上除去这种不需要的介质材料。对于一个实施例，扩散阻挡层250具有约150的厚度。对于另一实施例，扩散阻挡层250具有约45的厚度。对于再一实施例，扩散阻挡层250具有的厚度足以消除由随后的电容器介质层的重新氧化期间扩散穿过第一绝缘层235的含氧种类造成的底部极板245的氧化。
对于另一实施例，通过将介质材料溅射到第一绝缘层235的表面上形成扩散阻挡层250。对于PECVD工艺，高宽比阻碍了淀积到容器孔237内。使用有角度的溅射进一步减小了扩散阻挡层250形成在底部极板245底部上的能力。对于另一实施例，通过光辅助CVD形成扩散阻挡层250。类似于PECVD，用于增强CVD前体反应的光源通常不会穿透容器孔237，由此优先在第一绝缘层235的表面上淀积扩散阻挡层250。也可以使用在第一绝缘层235的表面上形成扩散阻挡层250的其它方法。
在图2E中，形成介质层255或第二介质层覆盖扩散阻挡层250和底部极板245。示出的介质层255邻接扩散阻挡层250，但没有禁止在介质层255和以上介绍的扩散阻挡层250之间形成插入的附加层。
介质层255含有介质材料。对于一个实施例，介质层255含有氮化硅。对于另一实施例，介质层255含有氮氧化硅。也可以使用其它介质层，包括金属氧化物。一些例子包括BazSr(1-z)TiO3[BST；其中0＜z＜1]、BaTiO3、SrTiO3、PbTiO3、Pb(Zr，Ti)O3[PZT]、(Pb，La)(Zr，Ti)O3[PLZT]、(Pb，La)TiO3[PLT]、Ta2O5、KNO3、Al2O3以及LiNbO3。介质层255可以通过任何淀积技术形成，例如RF磁控溅射、CVD或其它合适的淀积技术。形成之后，在含氧环境中，例如含氧(O2)或臭氧(O3)的环境中约200到1000℃的温度范围内退火介质层255。对于淀积的具体介质材料，可以改变实际的含氧环境、氧种类浓度以及退火温度。这些变化在本领域中是公知的。
虽然氮化硅和氮氧化硅通常为良好的介质材料，但介质材料内的空位负面地影响了介质层255中的性能。这种介质材料内的空位定义了氧和/或氮含量小于化学当量，由此导致富硅的氮化硅或氮氧化物。富硅材料易于导电或泄露。含氧气氛中的退火为介质材料提供了额外的氧，获取的过量的硅并修复了空位。虽然必须控制暴露到氧化环境以避免不希望地氧化底部极板245，保护底部极板245不受到穿过第一绝缘层235的含氧种类扩散在氧化工艺期间提供了附加的余量；修复介质层255内的空位减少了从多个表面，即从容器孔237的内部和外部氧化底部极板245的担忧。
应该注意扩散阻挡层250可以增强CVD淀积的介质层255的成核，特别是扩散阻挡层250和介质层255含有相同材料，例如氮化硅时。覆盖第一绝缘层235表面的所得介质层255由此具有大于如果直接淀积第一绝缘层235上时具有的厚度。扩散阻挡层250和介质层255的组合厚度有助于扩散阻挡能力。因此，扩散阻挡层250可以减小到自身厚度不足以产生需要的扩散阻挡性质，但当与随后的介质层255组合时足以产生需要的扩散性质。
在图2F中，形成顶部单元极板260或第二导电层覆盖介质层255。示出的顶部极板260邻接介质层255，但没有禁止在顶部极板260和以上介绍的介质层255之间形成插入的附加层。顶部极板260可以是任何导电材料，通常遵循和底部极板245相同的原则。对于一个实施例，顶部极板260含有导电掺杂的多晶硅。对于存储阵列的所有单元电容器来说，顶部极板260通常是公用的。
在图2G中，覆盖顶部极板260形成第二绝缘层265。第二绝缘层265含有介质材料，通常遵循和第一绝缘层235相同的原则。在图2H中，构图第二绝缘层265、顶部极板260、介质层255、扩散阻挡层250以及第一绝缘层235，露出插在字线106B之间的第二源/漏区229。然后形成位线接触112提供第二源/漏区229和位线104之间的电通讯。位线接触112和位线104由导电材料形成，并且可以包括字线106中相同类型的导电材料。通过用于存取的列存取电路，位线104选择性地连接到读出装置，例如读出放大器，并读出存储阵列内的目标存储单元。
对于另一实施例，在扩散阻挡层250之前形成介质层255。图2I-2J为用于该备选实施例的各处理阶段期间沿图1的线A-A’截取的剖面图。在图2I画出的结构之前，进行如参考图2A-2C介绍的处理以产生存取晶体管、容器孔237、接触栓塞240以及底部极板245。
要确保底部极板245和第一绝缘层235表面的清洁度，在形成介质层255或一些前述层之前可以采用适当的预清洁和/或腐蚀工艺。如前所述，这种工艺可用于除去污染物以提高所得结构中的粘附性并获得较好的电性能。
在图2I中，形成介质层255覆盖底部极板245和第一绝缘层235的上表面。示出的介质层255邻接底部极板245和第一绝缘层235的表面，但没有禁止在介质层和以上底部极板245或第一绝缘层235之间形成插入的附加层。用于选择和形成介质层255的原则通常参考以上参考图2E的介绍。然而，应该注意，形成扩散阻挡层250之后进行介质层255的任何后形成处理。
如图2J所示，形成扩散阻挡层250覆盖上覆第一绝缘层235表面的介质层255的一部分，并且形成覆盖部分底部极板245。示出的扩散阻挡层250邻接介质层255，但没有禁止在扩散阻挡层250和以上介绍的介质层255之间形成插入的附加层。这种附加层可用于增强相邻层之间的粘附性或阻挡性。选择和形成扩散阻挡层250的原则通常参考以上参考图2D的介绍。
介质层255应该基本上没有扩散阻挡层250或者没有被扩散阻挡层250覆盖。以此方式，扩散阻挡层250没有显著影响单元电容器的所得电容。如图2J所示，扩散阻挡层250仅延伸到介质层255的侧壁顶部。对于一个实施例，介质层255的大部分表面基本上没有扩散阻挡层250。对于另一实施例，至少95％的介质层255的表面区域没有扩散阻挡层250。对于再一实施例，至少99％的介质层255的表面区域没有扩散阻挡层250。对于扩散阻挡层250超出第一绝缘层235的一个边缘以覆盖介质层255顶部的实施例，可以观察到所得单元电容器角部漏电流减小的附加优点。
扩散阻挡层250优选由在覆盖第一绝缘层235表面的那部分介质层255上制备材料层优先于容器孔237中介质层255侧壁的方法形成。
参考图2D介绍了这种处理。参考图2F-2H介绍了完成容器电容器结构的随后处理。
附图用于帮助理解附带的正文。然而，附图没有按比例画出各结构和各层的相对尺寸不表示申请中这种结构或各层的相对尺寸。因此，各图不用于表示尺寸特性。
虽然电容器结构的以上各实施例可用于多种集成电路器件，但它们特别适合于用做动态存储器中的存储单元的存储电容器。
图3为根据本发明的一个实施例的集成电路存储器件的简化方框图。存储器件300包括存储单元阵列302、地址译码器304、行存取电路306、列存取电路308、控制电路310以及输入/输出(I/O)电路312。存储器件300可以连接到外部微处理器314，或者用于存储器寻址的存储器控制器。存储器件300接受来自处理器314的控制信号，例如WE*、RAS*以及CAS*信号。存储单元用于存储借助I/O线存取的数据。存储单元响应于控制信号和地址信号存取。本领域中的技术人员应该理解可以提供附加的电路和控制信号，图3的存储器件已简化以帮助集中在本发明。存储单元阵列302的至少一个存储单元具有本发明的容器电容器。
应该理解以上描述的DRAM(动态随机存储存储器)意在大体地理解存储器并没有完整地介绍DRAM的所有元件和结构。此外，本发明同样可以应用于各种尺寸和类型的存储电路，并不限于以上介绍的DRAM。
本领域的技术人员应该理解，这里介绍存储器件为通常制备的含有多种半导体器件的集成电路。集成电路由衬底支撑。集成电路通常在每个衬底上重复多次。进一步处理衬底以将集成电路分离成本领域中公知的管芯。
                              结论
现已介绍了含有扩散阻挡层以减少底部单元极板和任何下面晶体管受到穿过环绕的绝缘材料扩散的种类损坏的半导体容器电容器结构。在包括电容器介质层的预处理、形成和后处理的处理期间，扩散阻挡层可以保护底部单元极板、下面的存取晶体管甚至环绕绝缘层的表面。扩散阻挡层禁止或阻挡了会损伤底部极板或下面晶体管的种类扩散，例如含氧种类、含氢种类和/或其它不需要的种类。扩散阻挡层形成得与电容器介质层分隔开。这有助于使介质层变薄，是由于介质层不需要提供这种扩散保护。对于给定的电容器表面积，介质层的变薄有助于提高电容值。
虽然针对形成用于存储单元的容器电容器介绍和示出了本发明，但应该理解可以使用相同的处理技术形成用于其它应用和集成电路器件的容器电容器。
虽然这里示出和介绍了具体实施例，但是本领域中的技术人员应该理解计划以获得相同目的的任何布局可用于替换显示的具体实施例。本发明的许多修改对于本领域中的技术人员来说是显而易见的。例如，本发明可以利用其它材料、形状、淀积工艺以及除去工艺。因此，本申请意在覆盖本发明任何修改或变化。现在声明本发明仅由下面的权利要求书及其等效物限制。

Claims (100)

1.一种半导体容器电容器结构，包括：
覆盖容器孔的侧壁和封闭的底部的底部极板，其中容器孔的侧壁由环绕的绝缘层限定；
顶部极板；
覆盖绝缘层表面的至少一部分并插在底部极板和顶部极板之间的介质层；以及
覆盖绝缘层表面的至少一部分并放置在从由插在介质层和顶部极板之间以及插在介质层和绝缘层的表面之间构成的组中选择的位置上的扩散阻挡层；
其中该扩散阻挡层还覆盖底部极板的顶部；并且
其中底部极板的主要表面区域没有被扩散阻挡层覆盖。
2.根据权利要求1的半导体容器电容器结构，其中扩散阻挡层覆盖并相邻介质层。
3.根据权利要求1的半导体容器电容器结构，其中介质层覆盖并相邻扩散阻挡层。
4.根据权利要求1、2或3的半导体容器电容器结构，其中扩散阻挡层还与底部极板的一部分相邻。
5.根据权利要求4的半导体容器电容器结构，其中不与扩散阻挡层相邻的底部极板的剩余部分包括底部极板的表面区域的主要部分。
6.根据权利要求1、2或3的半导体容器电容器结构，其中扩散阻挡层包括硅基材料。
7.根据权利要求6的半导体容器电容器结构，其中扩散阻挡层包括硅基介质材料。
8.根据权利要求7的半导体容器电容器结构，其中硅基介质材料从由氮化硅和氮氧化硅构成的组中选择。
9.根据权利要求1或2的半导体容器电容器结构，其中介质层覆盖并相邻底部极板和绝缘层表面的一部分。
10.根据权利要求1、2或3的半导体容器电容器结构，其中介质层包括从由氮化硅、氮氧化硅和介质金属氧化物构成的组中选择的介质材料。
11.根据权利要求1、2或3的半导体容器电容器结构，其中绝缘层包括从由氧化硅、氮化硅和氮氧化硅构成的组中选择的介质材料。
12.根据权利要求11的半导体容器电容器结构，其中绝缘层包括掺杂的硅氧化物介质材料。
13.根据权利要求12的半导体容器电容器结构，其中绝缘层包括硼磷硅玻璃。
14.根据权利要求1、2或3的半导体容器电容器结构，其中底部极板包括从由导电掺杂的多晶硅、导电掺杂的半球形晶粒多晶硅、金属、金属氮化物、金属合金和导电金属氧化物构成的组中选择的导电材料。
15.根据权利要求1的半导体容器电容器结构，其中底部极板包括多个导电层。
16.根据权利要求1的半导体容器电容器结构，其中底部极板覆盖并相邻容器孔的侧壁和封闭的底部。
17.根据权利要求1、2或3的半导体容器电容器结构，其中顶部极板包括从由导电掺杂的多晶硅、导电掺杂的半球形晶粒多晶硅、金属、金属氮化物、金属合金和导电金属氧化物构成的组中选择的导电材料。
18.根据权利要求1的半导体容器电容器结构，其中顶部极板覆盖并相邻介质层。
19.根据权利要求1或2的半导体容器电容器结构，其中顶部极板还覆盖并相邻介质层的一部分，并且覆盖并相邻扩散阻挡层。
20.根据权利要求1、2或3的半导体容器电容器结构，其中在从由介质层的预处理工艺、形成工艺和后处理工艺构成的组中选择的至少一个工艺中，扩散阻挡层减少了通过环绕的绝缘层的不希望种类的扩散。
21.根据权利要求20的半导体容器电容器结构，其中不希望的种类包括从由含氧种类、含氢种类、含氟种类和含氯种类构成的组中选择的至少一个种类。
22.根据权利要求1、2或3的半导体容器电容器结构，其中扩散阻挡层减少了半导体容器电容器结构的角部的电流泄漏。
23.根据权利要求1、2或3的半导体容器电容器结构，其中扩散阻挡层包括介质材料，该介质材料对于选自含氧种类、含氢种类、含氟种类以及含氯种类的至少一个种类的扩散速率低于穿过绝缘层对于该至少一个种类的扩散速率。
24.根据权利要求1的半导体容器电容器结构，其中扩散阻挡层包括具有含氧种类的扩散速率低于穿过绝缘层的含氧种类的扩散速率的介质材料。
25.根据权利要求1的半导体容器电容器结构，其中扩散阻挡层包括具有氢的扩散速率低于穿过绝缘层的氢的扩散速率的介质材料。
26.根据权利要求1的半导体容器电容器结构，其中扩散阻挡层包括具有含氧种类的扩散速率低于穿过选自未掺杂的二氧化硅和掺杂的二氧化硅组成的组中的氧化硅材料的含氧种类的扩散速率的介质材料。
27.根据权利要求1的半导体容器电容器结构，其中扩散阻挡层包括具有含氧种类的扩散速率低于穿过硼磷硅玻璃的含氧种类的扩散速率的介质材料。
28.根据权利要求3的半导体容器电容器结构，其中介质层覆盖并邻接底部极板和扩散阻挡层。
29.根据权利要求3的半导体容器电容器结构，其中扩散阻挡层邻接底部极板的第一部分，介质层邻接底部极板的剩余部分。
30.根据权利要求29的半导体容器电容器结构，其中底部极板的剩余部分包括底部极板的大部分表面积。
31.根据权利要求30的半导体容器电容器结构，其中底部极板的剩余部分包括至少95％的底部极板的表面积。
32.根据权利要求30的半导体容器电容器结构，其中底部极板的剩余部分包括至少99％的底部极板的表面积。
33.根据权利要求1或3的半导体容器电容器结构，其中底部极板的至少95％的表面积基本上没有扩散阻挡层。
34.根据权利要求33的半导体容器电容器结构，其中底部极板的至少99％的表面积基本上没有扩散阻挡层。
35.根据权利要求1、2或3的半导体容器电容器结构，其中扩散阻挡层和介质层含有相同的介质材料。
36.根据权利要求35的半导体容器电容器结构，其中扩散阻挡层和介质层使用不同的淀积技术形成。
37.根据权利要求35的半导体容器电容器结构，其中扩散阻挡层和介质层每个包含氮化硅。
38.根据权利要求37的半导体容器电容器结构，其中在绝缘层的上表面上优选淀积氮化硅的操作条件下进行淀积扩散阻挡层的第一淀积技术。
39.根据权利要求38的半导体容器电容器结构，其中在绝缘层的上表面上优先淀积氮化硅层并使底部极板的大部分表面积基本上没有扩散阻挡层的操作条件下进行第一淀积技术。
40.根据权利要求38的半导体容器电容器结构，其中第一淀积技术选自化学汽相淀积和物理汽相淀积组成的组。
41.根据权利要求40的半导体容器电容器结构，其中化学汽相淀积选自等离子体增强的化学汽相淀积和光辅助化学汽相淀积组成的组。
42.根据权利要求40的半导体容器电容器结构，其中物理汽相淀积选自RF磁控溅射和校准溅射组成的组。
43.根据权利要求38的半导体容器电容器结构，其中第一淀积技术为等离子体增强的化学汽相淀积。
44.一种形成半导体电容器的方法，包括：
形成覆盖容器孔的侧壁和封闭的底部的第一导电层，其中容器孔的侧壁由环绕的绝缘层限定；
在形成第一导电层之后，形成覆盖绝缘层的上表面的扩散阻挡层；
形成覆盖第一导电层和扩散阻挡层的介质层；以及
形成覆盖介质层的第二导电层。
45.根据权利要求44的方法，其中形成第一导电层还包括形成含有从由导电掺杂的多晶硅、导电掺杂的半球形晶粒多晶硅、金属、金属氮化物、金属合金和导电金属氧化物构成的组中选择的导电材料的第一导电层。
46.根据权利要求44的方法，其中形成第一导电层还包括形成多个导电层。
47.根据权利要求44的方法，其中形成第一导电层还包括形成覆盖并相邻容器孔的侧壁和封闭的底部的第一导电层。
48.根据权利要求44或45的方法，其中形成第二导电层还包括形成含有从由导电掺杂的多晶硅、导电掺杂的半球形晶粒多晶硅、金属、金属氮化物、金属合金和导电金属氧化物构成的组中选择的导电材料的第二导电层。
49.根据权利要求44的方法，其中形成第二导电层还包括形成覆盖并相邻介质层的第二导电层。
50.根据权利要求44或45的方法，其中形成扩散阻挡层还包括形成具有介质材料的扩散阻挡层，该介质材料对于含氧种类的扩散速率低于穿过绝缘层的对于含氧种类的扩散速率。
51.根据权利要求44或45的方法，其中形成扩散阻挡层还包括形成具有介质材料的扩散阻挡层，该介质材料对于氢的扩散速率低于穿过绝缘层的对于氢的扩散速率。
52.根据权利要求44或45的方法，其中形成扩散阻挡层还包括形成含有硅基介质材料的扩散阻挡层。
53.根据权利要求52的方法，其中硅基介质材料从由氮化硅和氮氧化硅构成的组中选择。
54.根据权利要求44或45的方法，其中形成扩散阻挡层还包括形成覆盖并相邻绝缘层的上表面的扩散阻挡层。
55.根据权利要求44的方法，其中形成扩散阻挡层还包括形成覆盖并相邻绝缘层的上表面而且覆盖并相邻第一导电层的第一部分的扩散阻挡层，其中第一导电层的剩余部分包括第一导电层的表面区域的主要部分。
56.根据权利要求55的方法，还包括从第一导电层的剩余部分去掉任何扩散阻挡层。
57.根据权利要求44的方法，其中形成介质层还包括形成覆盖并相邻第一导电层和扩散阻挡层的介质层。
58.根据权利要求44的方法，其中绝缘层包括硼磷硅玻璃。
59.根据权利要求44或45的方法，还包括：
在形成第二导电层之前在介质层上进行后处理工艺。
60.根据权利要求59的方法，其中进行后处理工艺包括进行从由氧化处理和再氧化处理构成的组中选择至少一个工艺。
61.根据权利要求44或45的方法，还包括：
在形成介质层之前进行预处理工艺。
62.根据权利要求61的方法，其中进行预处理工艺包括进行从由氨退火工艺和磷化氢退火工艺构成的组中选择至少一个工艺。
63.根据权利要求44或45的方法，其中形成扩散阻挡层还包括用第一淀积技术淀积扩散阻挡层，并且其中形成介质层还包括用不同于第一淀积技术的第二淀积技术淀积介质层。
64.根据权利要求63的方法，其中在绝缘层的上表面上优选淀积扩散阻挡层的操作条件下进行第一淀积技术。
65.根据权利要求63的方法，其中在绝缘层的上表面上优选淀积扩散阻挡层并使第一导电层的表面区域的主要部分基本没有扩散阻挡层的操作条件下进行第一淀积技术。
66.根据权利要求63的方法，其中第一淀积技术选自化学汽相淀积和物理汽相淀积组成的组。
67.根据权利要求66的方法，其中化学汽相淀积选自等离子体增强的化学汽相淀积和光辅助化学汽相淀积组成的组。
68.根据权利要求66的方法，其中物理汽相淀积选自RF磁控溅射和校准溅射组成的组。
69.根据权利要求63的方法，其中第一淀积技术为等离子体增强的化学汽相淀积。
70.根据权利要求44的方法，其中形成扩散阻挡层还包括形成覆盖绝缘层的上表面和第一导电层的至少第一部分的扩散阻挡层。
71.根据权利要求70的方法，其中第一导电层的剩余部分包括第一导电层的表面区域的主要部分。
72.根据权利要求71的方法，其中第一导电层的剩余部分包括至少95％的第一导电层的表面积。
73.根据权利要求71的方法，其中第一导电层的剩余部分包括至少99％的第一导电层的表面积。
74.根据权利要求70的方法，其中形成扩散阻挡层还包括形成含有介质材料的扩散阻挡层，该介质材料对于含氧种类的扩散速率低于穿过绝缘层的对于含氧种类的扩散速率。
75.根据权利要求70的方法，还包括：
在形成第二导电层之前对介质层进行后处理工艺。
76.根据权利要求75的方法，其中进行后处理工艺包括进行选自氧化工艺和再氧化工艺组成的组中的至少一种工艺。
77.根据权利要求44或45的方法，其中形成扩散阻挡层还包括形成扩散阻挡层覆盖与容器孔相邻的绝缘层表面的至少一部分并邻接第一导电层的第一部分，并且其中介质层邻接第一导电层的剩余部分。
78.根据权利要求77的方法，其中第一导电层的剩余部分基本上没有扩散阻挡层。
79.根据权利要求77的方法，还包括：
从与容器孔相邻的绝缘层表面上除去部分第一导电层。
80.根据权利要求44的方法，其中形成扩散阻挡层还包括使第一导电层的大部分表面积基本上没有扩散阻挡层。
81.根据权利要求44的方法，其中：
形成第一导电层包括在容器孔中形成导电掺杂的半球形晶粒多晶硅层；
形成扩散阻挡层还包括在绝缘层的上表面和导电掺杂的半球形晶粒多晶硅层的第一部分上形成第一层氮化硅；
形成介质层包括在第一层氮化硅和导电掺杂的半球形晶粒多晶硅层的剩余部分上形成第二层氮化硅；以及
形成第二导电层包括在第二层氮化硅上形成导电掺杂的多晶硅层。
82.根据权利要求81的方法，还包括：
在形成导电掺杂的多晶硅层之前在含氧环境中退火第二层氮化硅。
83.一种存储器件，包括：
多个位线；
多个字线；
存储单元阵列，每个存储单元包括半导体容器电容器结构和存取晶体管，其中存取晶体管具有连接到字线、第一源/漏区的栅极叠层，以及连接到位线的第二源/漏区；
其中至少一个半导体容器电容器结构包括：
覆盖容器孔侧壁和封闭的底部的底部极板，
其中容器孔的侧壁由环绕的绝缘层限定，并且其中底部极板连接到它的相关存取晶体管的第一源/漏区；
顶部极板；
介质层，覆盖至少部分绝缘层表面并插在底部极板和顶部极板之间；以及
扩散阻挡层，覆盖至少部分绝缘层表面并设置在选自由插在介质层和顶部极板之间和插在介质层和绝缘层表面之间组成的组中的一个位置；
其中扩散阻挡层还覆盖底部极板的顶部；并且；
其中底部极板的大部分表面没有被扩散阻挡层覆盖。
84.根据权利要求83的存储器件，其中扩散阻挡层覆盖并邻接介质层。
85.根据权利要求83的存储器件，其中介质层覆盖并邻接扩散阻挡层。
86.根据权利要求83、84或85的存储器件，其中扩散阻挡层还邻接部分底部极板。
87.根据权利要求86的存储器件，其中没有邻接扩散阻挡层的底部极板的剩余部分包括底部极板的大部分表面积。
88.根据权利要求83、84或85的存储器件，其中扩散阻挡层包括硅基材料。
89.根据权利要求88的存储器件，其中扩散阻挡层包括硅基介质材料。
90.根据权利要求89的存储器件，其中硅基介质材料选自氮化硅和氮氧化硅组成的组。
91.根据权利要求83、84或85的存储器件，其中扩散阻挡层减小了在选自介质层的预处理工艺、形成工艺以及后处理工艺组成的组的至少一个工艺期间穿过环绕的绝缘层的不希望种类的扩散。
92.根据权利要求91的存储器件，其中不希望的种类包括选自含氧种类、含氢种类、含氟种类、以及含氯种类组成的组中的至少一种种类。
93.根据权利要求83、84或85的存储器件，其中扩散阻挡层包括介质材料，该介质材料对于选自含氧种类、含氢种类、含氟种类以及含氯种类的至少一个种类的扩散速率低于穿过绝缘层的对于该至少一个种类的扩散速率。
94.根据权利要求85的存储器件，其中扩散阻挡层邻接底部极板的第一部分，介质层邻接底部极板的剩余部分。
95.根据权利要求94的存储器件，其中底部极板的剩余部分包括底部极板的大部分表面积。
96.根据权利要求83、84或85的存储器件，其中扩散阻挡层和介质层每个包含相同的介质材料。
97.根据权利要求96的存储器件，其中使用不同的淀积技术形成扩散阻挡层和介质层。
98.根据权利要求96的存储器件，其中扩散阻挡层和介质层每个包含氮化硅。
99.根据权利要求98的存储器件，其中在绝缘层的上表面上优选淀积氮化硅的操作条件下进行淀积扩散阻挡层的第一淀积技术。
100.根据权利要求99的存储器件，其中在绝缘层的上表面上优先淀积氮化硅并使底部极板的大部分表面积基本上没有扩散阻挡层的操作条件下进行第一淀积技术。
CNB01822671XA 2000-12-20 2001-12-20 减少半导体容器电容器中的损伤 Expired - Fee Related CN1222982C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/742,748 US6538274B2 (en) 2000-12-20 2000-12-20 Reduction of damage in semiconductor container capacitors
US09/742,748 2000-12-20

Publications (2)

Publication Number Publication Date
CN1489781A CN1489781A (zh) 2004-04-14
CN1222982C true CN1222982C (zh) 2005-10-12

Family

ID=24986037

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB01822671XA Expired - Fee Related CN1222982C (zh) 2000-12-20 2001-12-20 减少半导体容器电容器中的损伤

Country Status (6)

Country Link
US (3) US6538274B2 (zh)
EP (1) EP1344244A2 (zh)
JP (1) JP4064239B2 (zh)
KR (1) KR100522654B1 (zh)
CN (1) CN1222982C (zh)
WO (1) WO2002059950A2 (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825081B2 (en) * 2001-07-24 2004-11-30 Micron Technology, Inc. Cell nitride nucleation on insulative layers and reduced corner leakage of container capacitors
US6617222B1 (en) * 2002-02-27 2003-09-09 Micron Technology, Inc. Selective hemispherical silicon grain (HSG) conversion inhibitor for use during the manufacture of a semiconductor device
US7164165B2 (en) * 2002-05-16 2007-01-16 Micron Technology, Inc. MIS capacitor
US6762093B2 (en) * 2002-08-21 2004-07-13 Micron Technology, Inc. High coupling floating gate transistor
US6815753B2 (en) * 2002-08-29 2004-11-09 Micron Technology, Inc. Semiconductor capacitor structure and method to form same
US7144825B2 (en) * 2003-10-16 2006-12-05 Freescale Semiconductor, Inc. Multi-layer dielectric containing diffusion barrier material
US20050098808A1 (en) * 2003-11-07 2005-05-12 Moon Bum-Ki Electronic deivce and method for its fabrication
US7572741B2 (en) * 2005-09-16 2009-08-11 Cree, Inc. Methods of fabricating oxide layers on silicon carbide layers utilizing atomic oxygen
US8232176B2 (en) 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
JP2008244306A (ja) * 2007-03-28 2008-10-09 Nec Electronics Corp 半導体装置およびその製造方法
US7867923B2 (en) * 2007-10-22 2011-01-11 Applied Materials, Inc. High quality silicon oxide films by remote plasma CVD from disilane precursors
US7741183B2 (en) * 2008-02-28 2010-06-22 Freescale Semiconductor, Inc. Method of forming a gate dielectric
US8357435B2 (en) 2008-05-09 2013-01-22 Applied Materials, Inc. Flowable dielectric equipment and processes
JP2010040904A (ja) * 2008-08-07 2010-02-18 Nec Electronics Corp 半導体装置及びその製造方法
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8449942B2 (en) 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
JP2013516763A (ja) * 2009-12-30 2013-05-13 アプライド マテリアルズ インコーポレイテッド フレキシブルな窒素／水素比を使用して生成されるラジカルを用いる誘電体膜成長
US8329262B2 (en) 2010-01-05 2012-12-11 Applied Materials, Inc. Dielectric film formation using inert gas excitation
JP2013517616A (ja) * 2010-01-06 2013-05-16 アプライド マテリアルズ インコーポレイテッド 酸化物ライナを使用する流動可能な誘電体
WO2011084752A2 (en) 2010-01-07 2011-07-14 Applied Materials, Inc. In-situ ozone cure for radical-component cvd
SG183873A1 (en) 2010-03-05 2012-10-30 Applied Materials Inc Conformal layers by radical-component cvd
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US10224235B2 (en) * 2016-02-05 2019-03-05 Lam Research Corporation Systems and methods for creating airgap seals using atomic layer deposition and high density plasma chemical vapor deposition
US10707296B2 (en) 2018-10-10 2020-07-07 Texas Instruments Incorporated LOCOS with sidewall spacer for different capacitance density capacitors
US11322502B2 (en) * 2019-07-08 2022-05-03 Micron Technology, Inc. Apparatus including barrier materials within access line structures, and related methods and electronic systems

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5966595A (en) 1995-10-05 1999-10-12 Micron Technology, Inc. Method to form a DRAM capacitor using low temperature reoxidation
US5624865A (en) 1995-10-13 1997-04-29 Micron Technology, Inc. High pressure reoxidation anneal of silicon nitride for reduced thermal budget silicon processing
US6083849A (en) 1995-11-13 2000-07-04 Micron Technology, Inc. Methods of forming hemispherical grain polysilicon
US5716875A (en) * 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
EP0843359A3 (en) * 1996-11-14 2000-01-26 Texas Instruments Inc. Method for chemical mechanical polishing a semiconductor device using slurry
US6009967A (en) * 1997-01-16 2000-01-04 Ford Global Technologies, Inc. Method and system for coordinated engine and transmission control during traction control intervention
US6015997A (en) 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US6255159B1 (en) * 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon
US5913129A (en) * 1997-11-27 1999-06-15 United Microelectronics Corp. Method of fabricating a capacitor structure for a dynamic random access memory
US6184074B1 (en) 1997-12-17 2001-02-06 Texas Instruments Incorporated Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS
TW427014B (en) * 1997-12-24 2001-03-21 United Microelectronics Corp The manufacturing method of the capacitors of DRAM
US6369432B1 (en) * 1998-02-23 2002-04-09 Micron Technology, Inc. Enhanced capacitor shape
KR100319207B1 (ko) 1998-06-15 2002-01-05 윤종용 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법
DE19842665C2 (de) 1998-09-17 2001-10-11 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
US6124164A (en) 1998-09-17 2000-09-26 Micron Technology, Inc. Method of making integrated capacitor incorporating high K dielectric
TW432684B (en) * 1999-03-24 2001-05-01 Taiwan Semiconductor Mfg Fabrication method of stacked capacitor and structure
US6235605B1 (en) * 1999-04-15 2001-05-22 Micron Technology, Inc. Selective silicon formation for semiconductor devices
GB2355113B (en) * 1999-06-25 2004-05-26 Hyundai Electronics Ind Method of manufacturing capacitor for semiconductor memory device
US6159818A (en) 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
US6190962B1 (en) * 1999-12-20 2001-02-20 United Microelectronics Corp. Method of fabricating capacitor
US6277688B1 (en) * 2000-06-30 2001-08-21 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM capacitor with increased electrode surface area
KR100503961B1 (ko) * 2000-12-28 2005-07-26 주식회사 하이닉스반도체 커패시터 제조 방법
KR100382732B1 (ko) * 2001-01-10 2003-05-09 삼성전자주식회사 반도체 소자의 실린더형 커패시터 제조 방법
US6746930B2 (en) 2001-07-11 2004-06-08 Micron Technology, Inc. Oxygen barrier for cell container process
US6653199B2 (en) 2001-10-09 2003-11-25 Micron Technology, Inc. Method of forming inside rough and outside smooth HSG electrodes and capacitor structure

Also Published As

Publication number Publication date
WO2002059950A2 (en) 2002-08-01
US6888186B2 (en) 2005-05-03
CN1489781A (zh) 2004-04-14
KR100522654B1 (ko) 2005-10-19
WO2002059950A3 (en) 2003-02-27
EP1344244A2 (en) 2003-09-17
JP2004523115A (ja) 2004-07-29
US6890818B2 (en) 2005-05-10
US20030136988A1 (en) 2003-07-24
US20030098482A1 (en) 2003-05-29
KR20030070077A (ko) 2003-08-27
US6538274B2 (en) 2003-03-25
JP4064239B2 (ja) 2008-03-19
US20020079523A1 (en) 2002-06-27

Similar Documents

Publication Publication Date Title
CN1222982C (zh) 减少半导体容器电容器中的损伤
US6794698B1 (en) Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
KR100547227B1 (ko) 신규한 디램 액세스 트랜지스터
US6365452B1 (en) DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation
US8617953B2 (en) Memory having a vertical access device
US6787833B1 (en) Integrated circuit having a barrier structure
CN1255752A (zh) 具有叠置电容器和埋置字线的动态随机存取存储器
KR102661930B1 (ko) 집적회로 소자
US20070166920A1 (en) Transistor gate forming methods and transistor structures
US11164872B1 (en) Underbody contact to horizontal access devices for vertical three-dimensional (3D) memory
TW201405640A (zh) 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置
CN102543964A (zh) 电容器及其形成方法、半导体存储器装置及其制造方法
JP2001313379A (ja) 半導体メモリの製造方法及び容量素子の製造方法
US20040023465A1 (en) Memory cell capacitors having an over/under configuration
US8319280B2 (en) Recessed access device for a memory
US5721168A (en) Method for forming a ring-shape capacitor
KR20040000407A (ko) 메모리 어레이와 ｄｒａｍ 어레이, 메모리 어레이 형성방법과 ｄｒａｍ 어레이 형성 방법
US20220223602A1 (en) Epitaxial single crystalline silicon growth for a horizontal access device
US8941173B2 (en) Capacitorless memory device
CN1276494C (zh) 电容器以及动态随机存储器的制造方法
US7157371B2 (en) Barrier layer and a method for suppressing diffusion processes during the production of semiconductor devices
JP2001257326A (ja) 半導体装置及びその製造方法
US6518613B2 (en) Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same
JP5417596B2 (ja) メモリ回路
CN1954430B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051012

Termination date: 20161220