CN1276494C - 电容器以及动态随机存储器的制造方法 - Google Patents

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Abstract

一种制造包括一个在其表面具有半球形晶粒的下电极层，一个上电极层和一个夹在上下电极层之间的介质层的半导体器件的方法，该方法包括对一个用来做下电极层的导电层的干法蚀刻，该工艺以使得下电极层表面的掺杂物浓度增加同时具有最小的蚀刻损伤的方式进行。按照本方法，有可能抑制生长在下电极层上的半球形晶粒的表面掺杂物浓度的降低。这样，就得到了高的Cmin/Cmax比。

Description

电容器以及动态随机存储器的制造方法
技术领域
本发明涉及一种制造集成电路电容器的方法，尤其是制造一种具有半球形晶粒结构的电容的方法，从而提高最小电容值和最大电容值之比(以下称为“Cmin/Cmax”比)。本发明还涉及制造含有上述电容器的动态随机存取存储器的制造方法。
背景技术
在半导体存储器件中，像动态随机存取存储器(DRAM)，包括许多存储单元，每个单元由一个存取晶体管和一个存储电容构成，电容值对提高单元的存储特性很重要，因为它可以改善存储器件的读出能力并降低软性出错率(SER)。然而，近来半导体器件的高集成度趋势不可避免地减少了每个单元的面积，从而导致电容所占面积的减少。有鉴于此，从根本上要求在提高集成度的同时提高每单元面积的电容值。
一般而言，电容值正比于上下电极层所占面积的大小。人们一直在进行各种努力，在有限的空间内提高下电极层的表面积。其中大多数方法都和下电极层的结构有关。由于这些努力，电容已经从最初提出的平板电容结构，发展到像叠层电容和带槽的电容之类的三维电容结构。然而，上述通过改进下电极层结构来提高电容值的种种努力面临着有限的设计规则和复杂的制造过程等问题。为此，提出了一些利用下电极层的物理特性来提高电容值的建议。这些提议中，有一种在美国专利5,385,863中公布了，该专利是通过在下电极层表面形成半球形晶粒(HSG)来增大下电极层的表面积。按照这种方法，采用低压化学汽相淀积(LPCVD)法在基片上形成非晶硅层。然后在非晶硅层中注入磷(P)离子。紧接着，对非晶硅层的表面进行清洁，以去掉上面存在的天然氧化膜。然后将清洁好的基片放入超高真空CVD装置的空腔中。空腔维持10-9torr的超高真空。在空腔中，将基片加热到从500℃到620℃范围内的预定温度。在该条件下，将源气体如硅烷(SiH4)或乙硅烷(Si2H4)充入空腔中，这样在非晶硅层表面就形成了晶核。这种技术一般称为“引晶工艺”。形成晶核以后，将基片放入高真空中进行热处理。通过热处理后，晶核就生长成半球形晶粒。结果是非晶硅层转变成了具有不规则表面的多晶硅层。
下面，将结合图1和图2介绍一种制造具有半球形晶粒的电容的常规方法。以下描述只围绕一个单元来进行。
参照图1，首先在一个带有晶体管(未示出)的半导体衬底10上形成一个绝缘层12。然后用光刻工艺对绝缘层12进行蚀刻，从而形成一个接触孔，通过它可以将一个有源区，例如晶体管的源区暴露出来。接着采用LPCVD工艺在包括接触孔14的绝缘层12上淀积非晶硅层16。然后在非晶硅层16中掺入磷(P)离子。之后，在非晶硅层16上做一个光刻胶薄膜图形18，以备制作构成电容的一部分的下电极层之用。将光刻胶薄膜图形18作为蚀刻掩模，利用氯气基等离子体对非晶硅层16进行干法蚀刻，使得加工出来的图形与预想的下电极层的形状一致。在对非晶硅层16进行干法蚀刻的同时，它的侧壁被破坏了。结果得到了一个斜的侧壁轮廓。
如图2所示，光刻后将光刻胶薄膜图形18去掉，将刻成形的非晶硅层16暴露出来。接着，采用熟知的引晶工艺和热处理工艺在非晶硅层16上生长半球形晶粒20。然后在800℃的温度下对非晶硅层16进行热处理，从而使非晶硅层16转变成可用作下电极层的多晶硅层。虽然没有示出，在具有半球形晶粒20的下电极层上顺序地制作了一个介质层和一个上电极层，这样就得到了一个电容。
图3是图2所示的半球形晶粒20中的一个晶粒的放大图。参照图3，可以发现没有磷(P)离子24迁移到半球形晶粒20的表面22。这是因为在对非晶硅层16进行干法蚀刻的过程中所造成的非晶硅层16的侧壁的光刻损伤，使得在随后的半球形晶粒生长过程中非晶硅较易结晶，这样就形成了影响P离子迁移的晶粒边界。
当半球形晶粒20表面22的掺杂物，即P离子的浓度降低时，电容的容值随着电容上所加的偏压方向，也就是介质层上所加的电场方向而变。将对此进行更详细的介绍。
典型情况下，当数据储存在电容中后，在由介质层两个节点间的电压差而产生的电场的作用下，电子或空穴都集中在电容下电极层的表面。特别地，如果介质层下节点的电压比上节点的电压高，那么在介质层上所加电场的作用下，下电极层中的空穴将向上电极层迁移。结果是，那些空穴集中在下电极层的表面。当半球形晶粒表面的掺杂物浓度下降时，下电极层表面的载流子彼此复合，从而形成一个耗尽层。这个耗尽层可作为寄生电容。假设分别用”Cd”和”Cc”来代表这种寄生电容和由介质层构成的电容的容值，那么关系式Cd＜＜Cc成立。
由于上电极层，耗尽层产生的寄生电容，以及介质层形成的电容和下电极层串联耦合在一起，总电容值Ct如下式所示：
Ct＝(Cc*Cd)/(Cc+Cd)
考虑到关系式Cd＜＜Cc，由上式可知关系式Ct＜Cc成立。这意味着Cmin/Cmax比降低了。
对DRAM产品而言，最小电容值Cmin有很重要的意义。这是因为在存储数据”1时使用了“高”电平。所谓使用“高”电平是指将这样一个高电平加在电容的下节点。换句话说，就是上节点的电压比下节点的电压高。结果是，如果半球形晶粒表面的掺杂物的浓度降低，那么与存储数据“0”的情况相比，在存储数据“1”时，电容的充电量将降低。这种不对称的电容值导致整个半导体芯片性能的降低。
发明内容
因此，本发明目的之一是提供一种制造集成电路电容器的方法，这种方法可以增加具有半球形晶粒的下电极层表面上掺杂物的浓度，以获得高的Cmin/Cmax比。
本发明的另一个目的是提供一种制造电容的方法，这种方法可以使下电极层中的掺杂离子迁移到在下电极层表面形成的半球形晶粒的表面，以获得高的Cmin/Cmax比。
本发明的另一个目的是提供一种制造DRAM器件的方法，这种方法可以增加存储电容的下电极层表面上掺杂物的浓度，以获得高的Cmin/Cmax比。
按照一个方面，本发明提供了一种制造半导体器件的方法，该器件包括一个在其中一个表面上具有半球形晶粒的下电极层，一个上电极层和一个夹在上下电极层之间的介质层，本发明包括以下步骤：在衬底上形成一个绝缘层；在所述绝缘层上形成一个非晶硅层；使用第一腐蚀气体混合物干法蚀刻所述非晶硅层，用来做下电极层，所述第一气体混合物中的溴化氢气体与氯气的比例至少是4∶1；和使用第二腐蚀气体混合物干法蚀刻所述非晶硅层和所述绝缘层，所述第二气体混合物中的溴化氢气体与氯气的比例至少是5∶1；然后在所述下电极上形成半球形硅晶粒。
优选地，干法蚀刻步骤按使得下电极层的侧壁具有垂直的轮廓的方式进行。
优选地，干法蚀刻步骤按照使用溴化氢(HBr)气体，氯气(Cl2)和二氧化氦(HeO2)气体的等离子体蚀刻工艺来进行。而且溴化氢气体，氯气和二氧化氦气体的比例最好是8∶2∶1。
优选地，在所述方法中，它采用干法蚀刻工艺在导电层上作成一定图案，从而制成一个下电极层；在下电极层的暴露表面生长半球形晶粒；其中干法蚀刻工艺以使得导电层具有最小的蚀刻损伤的方式进行，这样在后来生长半球形晶粒的过程中下电极层中的掺杂离子就可以从下电极层迁移到半球形晶粒的暴露表面。
按照另一方面，本发明提供一种制造动态随机存取存储器的方法，该存储器包含许多存储单元，每个单元包括一个由源区，漏区和栅极构成的存取晶体管以及一个由下电极层，介质层和上电极层构成的存储电容，其中所述制造所述电容器的步骤包括以下步骤：在衬底上形成一个绝缘层；在所述绝缘层上形成一个非晶硅层；使用第一腐蚀气体混合物干法蚀刻所述非晶硅层，用来做下电极层，所述第一气体混合物中的溴化氢气体与氯气的比例至少是4∶1；和使用第二腐蚀气体混合物干法蚀刻所述非晶硅层和所述绝缘层，所述第二气体混合物中的溴化氢气体与氯气的比例至少是5∶1；然后在所述下电极上形成半球形硅晶粒。
优选地，要以使得导电层具有最小的蚀刻损伤的方式对导电层进行干法蚀刻，这样在后来生长半球形晶粒的过程中下电极层中的掺杂离子就可以从下电极层迁移到半球形晶粒的暴露表面。
优选地，干法蚀刻步骤以使得下电极层的侧壁具有垂直轮廓的方式完成。
优选地，导电层要依据低压化学汽相淀积工艺，在做好接触孔后所得到的结构的整个上表面淀积一个掺杂的非晶硅层来制作。
优选地，在生长半球形晶粒的过程中非晶硅层的表面部分转变成多晶硅层。
优选地，本方法还包括以下步骤：在生长半球形晶粒步骤之后，在下电极层上做一个介质层，然后在介质层上做一个上电极层。
根据上述本发明的电容制作方法，采用干法蚀刻工艺在电容的下电极层制成一定图案，同时使得非晶硅层的蚀刻损伤最小。这个形成图案的过程完成以后，在下电极层上生长半球形晶粒。这样，下电极层中的掺杂离子就可以容易地从下电极层迁移到半球形晶粒的表面，从而避免半球形晶粒表面掺杂物浓度的降低。于是就获得了高的Cmin/Cmax比。
从以下参照附图给出的各实施例的介绍中，显而易见本发明的其它目的和方面。
附图说明
图1和图2分别给出了制造半导体器件中的电容的常规方法的横截面示意图；
图3是图2中所示半球形晶粒之一的放大图；
图4是应用了本发明一个实施例的DRAM器件的一部分的横截面示意图；
图5到9的横截面图分别示意了根据本发明制造图4中DRAM器件的方法。
图4是应用了本发明一个实施例的DRAM器件的一部分的横截面示意图。
具体实施方式
参照图4，在由场氧化膜102确定的半导体衬底100的有源区104上分别制作一对存取晶体管T1和T2。这些存取晶体管T1和T2的源区110做在衬底100的表面。在衬底100的表面还做了一个公共漏区112，它通过沟道区111分别与源区110隔开。在沟道区111上分别形成了栅氧化膜106。在栅氧化膜106上分别做了栅电极108。在每个栅电极108的两个侧壁都形成有侧壁绝缘薄膜109。优选地，栅电极108包括一个由掺杂的多晶硅层108a和一个金属硅化物层108b构成的聚合物层。字线113分别放置在场氧化膜102的上面，使得它们从邻近的存取晶体管的栅电极分别延伸到存取晶体管T1和T2。
第一个中间层绝缘薄膜114覆盖在字线113和存取晶体管T1和T2上面。穿过第一个中间层绝缘薄膜114做了第一个接触孔116，使得公共漏区112可以通过第一个接触孔116部分地暴露出来。在第一个接触孔116中塞进了一个由掺杂的多晶硅或钨做的柱销118，使得它可以和公共漏区112相接触。该柱销118和一个由掺杂多晶硅，金属，聚合物，或硅化物构成的位线120耦合在一起。
在位线120和第一个中间层绝缘薄膜114上顺序淀积了第二个中间层绝缘薄膜122和一个绝缘层123。还做了一个一直穿透第一个和第二个中间层绝缘薄膜114和绝缘层123的第二个接触孔124，这样使得源区110可以分别通过第二个接触孔124部分地暴露出来。存储电容C1和C2放置在绝缘层123上。存储电容C1和C2的每一个都有一个具有半球形晶粒128的下电极层126。存储电容C1和C2的每个电极层分别通过第二个接触孔124与源区110相接触。介质层130和上电极层132顺序地淀积在下电极层126上。
下面将结合图5到图9，详细介绍根据本发明制造具有上述结构的DRAM器件的方法。
图5示意了形成绝缘层123和第二个接触孔124的步骤。首先，准备一个P型半导体衬底100。采用熟知的元件隔离工艺，例如局部硅氧化(LOCOS)工艺或改进的LOCOS工艺，在衬底100上形成场氧化膜102，从而将衬底100分成有源区104和无源区。之后，采用干法或湿法氧化工艺，分别在有源区104上面制做栅氧化膜106。紧接着，在得到的结构上面淀积一个导电层，然后采用光刻工艺使其形成一定图案，这样就做成了栅电极108。优选地，栅电极108包括一个由掺杂的多晶硅层108a和一个金属硅化物层108b构成的聚合物层。以栅电极108为离子注入掩模，将N型杂质离子注入到有源区104的表面，从而形成源区110和一个公共漏区112。这样，就得到了存取晶体管T1和T2。
之后，在得到的包含存取晶体管T1和T2的结构上形成第一个中间层绝缘薄膜114。然后对第一个中间层绝缘薄膜114进行蚀刻，将其覆盖在漏区112上的部分去掉，从而得到一个可将漏区112部分暴露出来的第一个接触孔116。接着，在第一个接触孔116中塞入一个柱销118。优选地，柱销118由掺杂多晶硅或钨做成。然后在得到的结构的整个上表面，包括柱销118的上表面和第一个中间层绝缘薄膜114的表面上淀积一个导电层。采用光刻工艺将这个导电层作成一定图案，从而形成一个位线120。优选地，位线120由掺杂多晶硅，金属，聚合物，或硅化物制成。
然后，在做好位线120后得到的结构的上面淀积一个由诸如硼磷硅玻璃(BPSG)薄膜构成的，厚度约为3,000的第二个中间层绝缘薄膜122。在第二个中间层绝缘薄膜122上淀积一个由诸如高温氧化物(HTO)薄膜构成的，厚度约为2,000的绝缘薄膜123。在随后的制作非晶硅层的干法蚀刻工艺中把绝缘层123作为蚀刻阻挡层。之后，对第一个和第二个中间层绝缘薄膜114和122，以及绝缘层123进行蚀刻，将它们覆盖在源区110上的部分去掉，从而形成可分别将源区110暴露出来的第二个接触孔124。
图6示出了制作掺杂非晶硅层125和光刻胶薄膜图形127的步骤。如图6所示，在做好第二个接触孔124后得到的结构上面，采用LPCVD工艺，淀积一个N型掺杂，如P离子140，厚度约为6500的非晶硅层125。第二个接触孔124中填入非晶硅层125。或者，在形成非晶硅层125之前，在第二个接触孔124中填入掺P的多晶硅层。优选地，非晶硅层125的掺杂浓度为1×1020个原子/厘米3。
非晶硅层125做好以后，在其上面涂一层光刻胶薄膜。然后通过曝光和显影将光刻胶薄膜做成一定图案，从而在将要制作电容下电极层的区域构成一个光刻胶薄膜图形127。
图7示出了制作下电极层126和半球形晶粒128的步骤。用光刻胶薄膜图形127作光刻掩模，对非晶硅层125进行干法蚀刻，从而制成下电极层126，用来构成彼此绝缘的各单元中的电容。优选地，干法蚀刻采用使用溴化氢(HBr)气体，氯(Cl2)气和二氧化氦(HeO2)气体的等离子体蚀刻工艺来进行，这样下电极层126具有垂直轮廓。这点将详细介绍。首先将基片放入由应用材料公司制造的P-5000装置的空腔中。在空腔中，对非晶硅层125进行干法蚀刻，直到检测到蚀刻阻挡层，蚀刻条件为：腔压约为100mT，流动情况下RF功率约为350W，在腔内，溴化氢气体的流速约为120SCCM(每分钟标准立方厘米)，氯气的流速约为30SCCM，二氧化氦气体的流速约为15SCCM。之后，在条件：腔压约为80mT，流动情况下RF功率约为200W，在腔内，溴化氢气体的流速约为50SCCM，氯气的流速约为10SCCM，二氧化氦气体的流速约为5SCCM下，对非晶硅层124过蚀刻约120秒。
在干法蚀刻过程中，氯气是一种主要的蚀刻剂，而二氧化氦(HeO2)气体用来增加在非晶硅层125和由氧化物薄膜构成的绝缘层123之间的选择性。溴化氢(HBr)气体用来增加在非晶硅层125和光刻胶薄膜127之间的选择性。优选地，溴化氢气体，氯气和二氧化氦气体的使用比例为：8∶2∶1。按照本发明的干法蚀刻工艺，非晶硅层125可以垂直蚀刻。因而，有可能在维持下电极层126中高浓度P离子的同时使非晶硅层的侧壁蚀刻损伤最小。
为了通过减少相邻下电极层126的间距来提高存储单元的集成度，可在对非晶硅层125进行干法蚀刻之前完成一道聚合物生成工艺。在聚合物生成工艺中，在光刻胶薄膜图形127的每个侧壁上形成一层聚合物薄膜。聚合物生成工艺在形成光刻胶薄膜图形127之后进行，持续约45秒作为平行平面系统，采用由LRC公司制造的彩虹4528装置，条件为：腔压约为400mT，流动情况下RF功率约为200W，在腔内，氩气的流速约为200SCCM，CHF3气体的流速约为30SCCM，CF4气体的流速约为15SCCM。通过该聚合物生成工艺，在光刻胶薄膜图形127的侧壁淀积了作为该工艺的副产品的聚合物。当用这种由聚合物形成的光刻胶薄膜图形127作为掩模并采用上述干法蚀刻工艺将非晶硅层125做成特定形状时，有可能将相邻下电极层126的间距减小到0.2μm。
采用上述干法蚀刻工艺做好非晶硅下电极层126后，通过用灰砂抛光和剥离的方法将光刻胶薄膜图形127去掉。对暴露出来的下电极层126的表面进行清洗。用氢氟酸将每个下电极层126表面上的天然氧化物薄膜去掉。然后将清洁好的基片放入超高真空CVD装置的空腔中。在空腔内，为了在非晶硅下电极层126的表面生长半球形晶粒128，对基片采用熟知的引晶工艺和热处理工艺。对此将详细介绍。首先，超高真空CVD装置的空腔维持10-9Torr的超高真空。在该状态下，将腔内基片加热到从500℃到620℃范围内的预定温度。在该条件下，将源气体如硅烷(SiH4)或乙硅烷(Si2H4)充入空腔中，这样在非晶硅下电极层上就形成了晶核。形成晶核以后，将基片放入高真空中进行热处理。通过热处理后，晶核就生长成半球形晶粒。结果是通过800℃热处理，非晶硅下电极层转变成了具有不规则表面的多晶硅层。
图8是一个半球形晶粒的放大图。参照图8，可知P离子140可以很好地迁移到半球形晶粒128的表面129。这是因为对非晶硅层125的干法蚀刻是在保证对非晶硅层125的蚀刻损伤最小的情况下进行的，这样在非晶硅下电极层126的侧壁上就没有任何缺陷。因此，P离子可以很容易地从下电极层126迁移到半球形晶粒128的表面129，从而抑制半球形晶粒表面129上掺杂物浓度的减小。
图9完整地示出了电容C1和C2的制作步骤。在做好具有上述半球形晶粒128的下电极层126之后，分别在下电极层126上形成一个具有，例如ONO(氧化物/氮化物/氧化物)结构的介质层120，如图9所示。之后，采用LPCVD工艺，在每个介质层120上淀积N型掺杂，例如P离子，厚度约为2000的多晶硅层，从而形成一个上电极层132。这样，就得到了存储电容C1和C2。
由上述介绍显而易见，根据本发明的制造电容的方法，采用干法蚀刻工艺将电容下电极层制成特定图案，同时使得非晶硅层的蚀刻损伤最小。该步骤完成后，在下电极层上生长半球形晶粒。于是，下电极层中的掺杂离子可以容易地从下电极层迁移到半球形晶粒的表面，从而抑制半球形晶粒表面上掺杂物浓度的减小。这样，就得到了高的Cmin/Cmax比。
虽然本发明的优选例是为了说明问题给出的，那些该领域的专家知道，在不偏离下面的权利要求中所给出的本发明范围和精神的条件下，各种修改和增减都是可能的。

Claims (16)

1.一种制造集成电路电容器的方法，所述电容器包括一个在其表面具有半球形晶粒的下电极层、一个上电极层和一个夹在上下电极层之间的介质层，该方法包括以下步骤：
在衬底上形成一个绝缘层；
在所述绝缘层上形成一个非晶硅层；
使用第一腐蚀气体混合物干法蚀刻所述非晶硅层，用来做下电极层，所述第一气体混合物中的溴化氢气体与氯气的比例至少是4∶1；和
使用第二腐蚀气体混合物干法蚀刻所述非晶硅层和所述绝缘层，所述第二气体混合物中的溴化氢气体与氯气的比例至少是5∶1；
然后在所述下电极上形成半球形硅晶粒。
2.根据权利要求1的方法，其中干法蚀刻步骤以使得下电极层的侧壁具有垂直轮廓的方式进行。
3.根据权利要求1的方法，其中干法蚀刻步骤按照使用溴化氢气体、氯气和二氧化氦气体的等离子体蚀刻工艺来进行。
4.根据权利要求3的方法，其中溴化氢气体，氯气和二氧化氦气体的比例为：8∶2∶1。
5.根据权利要求1的方法，其中形成下电极层的步骤包括：
采用干法蚀刻工艺将导电层做成一定图案，从而构成下电极层；
以及所述半球形硅晶粒在下电极层的暴露表面上形成；
其中干法蚀刻工艺以使得导电层具有最小的蚀刻损伤的的方式进行，这样在随后生长半球形晶粒的过程中，下电极层中的掺杂离子可以从下电极层迁移到半球形晶粒的暴露表面。
6.根据权利要求5的方法，其中干法蚀刻工艺步骤以使得下电极层的侧壁具有垂直轮廓的方式进行。
7.根据权利要求5的方法，其中干法蚀刻步骤按照使用溴化氢气体、氯气和二氧化氦气体的等离子体蚀刻工艺来进行。
8.根据权利要求7的方法，其中溴化氢气体，氯气和二氧化氦气体的比例为：8∶2∶1。
9.一种制造动态随机存取存储器的方法，该存储器包含许多存储单元，每个单元包括一个由源区、漏区和栅极构成的存取晶体管以及一个由下电极层、介质层和上电极层构成的存储电容，其中形成存储电容的步骤包括以下步骤：
在衬底上形成一个绝缘层；
在所述绝缘层上形成一个非晶硅层；
使用第一腐蚀气体混合物干法蚀刻所述非晶硅层，用来做下电极层，所述第一气体混合物中的溴化氢气体与氯气的比例至少是4∶1；和
使用第二腐蚀气体混合物干法蚀刻所述非晶硅层和所述绝缘层，所述第二气体混合物中的溴化氢气体与氯气的比例至少是5∶1；
然后在所述下电极上形成半球形硅晶粒。
10.根据权利要求9的方法，其中，以使得导电层具有最小的蚀刻损伤的方式对导电层进行干法蚀刻，这样在随后的生长半球形晶粒的过程中，下电极层中的掺杂离子就可以从下电极层迁移到半球形晶粒的暴露表面。
11.根据权利要求9的方法，其中干法蚀刻工艺步骤以使得下电极层的侧壁具有垂直轮廓的方式进行。
12.根据权利要求9的方法，其中干法蚀刻步骤按照使用溴化氢气体、氯气和二氧化氦气体的等离子体蚀刻工艺来进行。
13.根据权利要求12的方法，其中溴化氢气体、氯气和二氧化氦气体的比例为：8∶2∶1。
14.根据权利要求9的方法，其中导电层是采用低压化学汽相淀积工艺，通过在做好接触孔后所得到的结构的整个上表面淀积一个掺杂非晶硅层得到的。
15.根据权利要求14的方法，其中非晶硅层的表面部分在生长半球形晶粒的步骤中转变成多晶硅层。
16.根据权利要求9的方法，还包括以下步骤：
在半球形晶粒生长步骤完成以后，在下电极层上形成一个介质层；
在介质层上形成一个上电极层。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434489B1 (ko) 2001-03-22 2004-06-05 삼성전자주식회사 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법
US20030020122A1 (en) * 2001-07-24 2003-01-30 Joo Jae Hyun Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby
US7700454B2 (en) * 2001-07-24 2010-04-20 Samsung Electronics Co., Ltd. Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
JP2003243535A (ja) * 2002-02-15 2003-08-29 Mitsubishi Electric Corp 半導体記憶装置
CN1300829C (zh) * 2003-09-29 2007-02-14 中芯国际集成电路制造(上海)有限公司 静电蚀刻方法及其装置
US20050098536A1 (en) * 2003-11-12 2005-05-12 Applied Materials, Inc. Method of etching oxide with high selectivity
KR100623592B1 (ko) * 2004-10-30 2006-09-19 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
US8133783B2 (en) * 2007-10-26 2012-03-13 Hvvi Semiconductors, Inc. Semiconductor device having different structures formed simultaneously
KR102661837B1 (ko) 2018-07-23 2024-05-02 삼성전자주식회사 반도체 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006730B1 (ko) 1991-03-20 1993-07-23 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
KR940007391B1 (ko) 1991-08-23 1994-08-16 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법
KR950009740B1 (ko) 1991-11-12 1995-08-26 금성일렉트론주식회사 메모리 캐패시터 제조방법 및 그 구조
DE4321638A1 (de) * 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
US5407534A (en) 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5674782A (en) 1993-12-31 1997-10-07 Samsung Electronics Co., Ltd. Method for efficiently removing by-products produced in dry-etching
US5665203A (en) * 1995-04-28 1997-09-09 International Business Machines Corporation Silicon etching method
US5597754A (en) 1995-05-25 1997-01-28 Industrial Technology Research Institute Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process
US5650351A (en) 1996-01-11 1997-07-22 Vanguard International Semiconductor Company Method to form a capacitor having multiple pillars for advanced DRAMS
JP2790110B2 (ja) 1996-02-28 1998-08-27 日本電気株式会社 半導体装置の製造方法
US5618747A (en) 1996-06-03 1997-04-08 Industrial Technology Research Institute Process for producing a stacked capacitor having polysilicon with optimum hemispherical grains
US5814526A (en) 1996-06-14 1998-09-29 Vanguard International Semiconductor Corporation Method of forming a DRAM stacked capacitor with a two step ladder storage node
JP3156590B2 (ja) * 1996-06-28 2001-04-16 日本電気株式会社 半導体装置及びその製造方法
JPH1027887A (ja) * 1996-07-11 1998-01-27 Nec Corp 半導体装置およびその製造方法
US5849624A (en) 1996-07-30 1998-12-15 Mircon Technology, Inc. Method of fabricating a bottom electrode with rounded corners for an integrated memory cell capacitor
US5837579A (en) * 1996-08-21 1998-11-17 United Microelectronics Corporation Rugged polysilicon process for DRAM capacitors
US5716883A (en) 1996-11-06 1998-02-10 Vanguard International Semiconductor Corporation Method of making increased surface area, storage node electrode, with narrow spaces between polysilicon columns
US5843822A (en) 1997-02-05 1998-12-01 Mosel Vitelic Inc. Double-side corrugated cylindrical capacitor structure of high density DRAMs
US5759894A (en) 1997-02-28 1998-06-02 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor using HSG-Si
US5804480A (en) 1997-02-28 1998-09-08 Vanguard International Semiconductor Corporation method for forming a DRAM capacitor using HSG-Si technique and oxygen implant
US5869368A (en) 1997-09-22 1999-02-09 Yew; Tri-Rung Method to increase capacitance

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Publication number Publication date
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CN1237784A (zh) 1999-12-08

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