JP2003243535A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003243535A
JP2003243535A JP2002037814A JP2002037814A JP2003243535A JP 2003243535 A JP2003243535 A JP 2003243535A JP 2002037814 A JP2002037814 A JP 2002037814A JP 2002037814 A JP2002037814 A JP 2002037814A JP 2003243535 A JP2003243535 A JP 2003243535A
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lower electrode
semiconductor memory
memory device
dielectric film
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Eiji Hasunuma
英司 蓮沼
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

(57)【要約】 【課題】 サイズが小さくてもキャパシタ容量が十分に
大きいキャパシタを有する半導体記憶装置を提供する。 【解決手段】 半導体記憶装置はコンタクトホール１２
を充填する導電層１１と、導電層１１に電気的に接続さ
れた凹部２４を有する下部電極２１と、下部電極２１上
に凹部２４に沿って形成された誘電体膜２２と、誘電体
膜２２上に形成された上部電極２３を備える。導電層１
１と誘電体膜２２とは、導電層１１の頂面において直接
接触している。導電層１１は、多結晶シリコンと、濃度
が相対的に小さい不純物を含み、下部電極２１は、多結
晶シリコンと、濃度が相対的に大きい不純物を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般的には、半
導体記憶装置に関するものであり、より特定的には、十
分かつ安定したキャパシタ容量を得ることを目的として
改良されたキャパシタを有する半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ；ＤＲＡＭ）は１個のトランジスタと１個のキ
ャパシタからなるメモリセルを集積した構造を有してお
り、比較的容易に小型化を実現することができる。しか
し、最近のＤＲＡＭの高集積化に伴い、より小さなサイ
ズで大容量のキャパシタの提供が要求されており、その
実現の手段としてはキャパシタの表面積を大きくするこ
とが挙げられる。また、ＤＲＡＭの信頼性を確保するた
め、キャパシタ容量のばらつきが小さいキャパシタを提
供することも必要である。
【０００３】このように容量値が大きく、かつ容量値の
ばらつきが小さいキャパシタを有する半導体記憶装置
が、例えば特開平５−３０４２６７号公報および特開平
３−１２７８５９号公報に開示されている。図１３は特
開平５−３０４２６７号公報で開示されている半導体記
憶装置を示す断面図である。
【０００４】図１３を参照して、従来の半導体記憶装置
では、シリコン基板１１１上に層間絶縁膜１１２が形成
されている。層間絶縁膜１１２には、シリコン基板１１
１に達する容量コンタクト孔１１３が形成されている。
容量コンタクト孔１１３を充填するように、かつ層間絶
縁膜１１２の表面を覆うように多結晶シリコン膜１１５
ｂが形成されている。層間絶縁膜１１２上には、別の多
結晶シリコン膜１１５ａおよび１１５ｃが形成されてい
る。多結晶シリコン膜１１５ｂと多結晶シリコン膜１１
５ａとの間および多結晶シリコン膜１１５ｂと多結晶シ
リコン膜１１５ｃとの間では層間絶縁膜１１２の表面１
１７が露出している。多結晶シリコン膜１１５ｂと多結
晶シリコン膜１１５ａとの間、および多結晶シリコン膜
１１５ｂと多結晶シリコン膜１１５ｃとの間には、これ
らの多結晶シリコン膜を分割する分割溝１１８が形成さ
れている。分割溝１１８の表面と、多結晶シリコン膜１
１５ａから１１５ｃとを覆うように別の多結晶シリコン
膜１１９が形成されている。これらの多結晶シリコン膜
１１５ａから１１５ｃおよび１１９が下部電極１２０を
形成する。下部電極１２０上に容量絶縁膜１２１が形成
されており、さらにその容量絶縁膜１２１上に上部電極
１２２が多結晶シリコンにより形成されている。
【０００５】図１４は、図１３で示す半導体記憶装置の
製造方法の工程を示す断面図である。図１３および１４
を参照して従来の半導体記憶装置の製造工程を説明す
る。
【０００６】図１４を参照して、シリコン基板１１１上
の層間絶縁膜１１２を形成する。層間絶縁膜１１２にシ
リコン基板１１１に達する容量コンタクト孔１１３を形
成する。容量コンタクト孔１１３を充填するように、か
つ層間絶縁膜１１２の表面を覆うように第１の多結晶シ
リコン膜を形成する。層間絶縁膜１１２の表面に達する
分割溝１１８によって第１の多結晶シリコン膜は複数個
のパターンに分割されて、第１の多結晶シリコン膜１１
５ａから１１５ｃが形成される。第１の多結晶シリコン
膜１１５ｂは容量コンタクト孔１１３の内部から層間絶
縁膜１１２の上面にかけて一体に形成される。分割され
た第１の多結晶シリコン膜１１５ａ、１１５ｂおよび１
１５ｃの表面と、分割溝１１８により露出する層間絶縁
膜１１２の表面１１７には、第２の多結晶シリコン膜１
１９を形成する。第１の多結晶シリコン膜１１５ａから
１１５ｃおよび第２の多結晶シリコン膜１１９が下部電
極１２０を構成する。
【０００７】図１３を参照して、下部電極１２０を構成
する第２の多結晶シリコン膜１１９の表面上に容量絶縁
膜１２１を形成し、さらにその上に上部電極１２２を多
結晶シリコンにより形成する。
【０００８】このように、第１の多結晶シリコン膜を分
割溝１１８により分割し、その上に第２の多結晶シリコ
ン膜１１９を形成して、これらを下部電極１２０とする
ことで、下部電極１２０が容量絶縁膜１２１と接する面
積が分割溝１１８によって大きくなる。このため、分割
溝を形成しない下部電極を有するキャパシタよりも大き
なキャパシタ容量を得ることができる。また、分割溝１
１８を層間絶縁膜１１２上に形成するため、層間絶縁膜
１１２の表面１１７までの深さの分割溝１１８を常に形
成することができる。このため、第２の多結晶シリコン
膜１１９の膜厚を制御することによって、キャパシタ容
量のばらつきは小さくなる。
【０００９】
【発明が解決しようとする課題】従来技術においては、
上述のように容量コンタクト孔１１３の内部から層間絶
縁膜１１２の上面にかけて多結晶シリコンにより一体に
形成していた。このように同一材料により一体に第１の
多結晶シリコン膜１１５ｂを形成した場合には、以下の
ような問題が生じる。
【００１０】通常下部電極１２０としては、不純物をド
ープした多結晶シリコンまたはアモルファスシリコンが
用いられる。しかし、ドープする不純物の濃度が高い場
合、容量コンタクト孔１１３の内部の多結晶シリコンま
たはアモルファスシリコンにドープした不純物がシリコ
ン基板１１１内に拡散する。このため、メモリセルのト
ランスジスタ特性を悪化させるという問題が生じる。特
にＤＲＡＭでは、リフレッシュ機能を悪化させるため、
このような問題は深刻である。
【００１１】また、ドープする不純物濃度が低い場合、
下部電極１２０と容量絶縁膜１２１との境界部分におい
て下部電極１２０に空乏層が発生するという問題が生じ
る。図１５を参照して、下部電極１２０上に容量絶縁膜
１２１が形成されている。容量絶縁膜１２１上に上部電
極１２２が形成されている。下部電極１２０と上部電極
１２２はｎ型の不純物であるリン（Ｐ）をドープした多
結晶シリコンにより形成されている。下部電極１２０に
は上部電極１２２よりも高い電位が与えられている。
【００１２】ここで、下部電極１２０にはｎ型の不純物
であるリン（Ｐ）をドープしているため、下部電極１２
０内には、キャリアとしての電子１３１が多く存在す
る。この電子１３１は相対的に電位の低い上部電極１２
２から遠ざかるので容量絶縁膜１２１と接する下部電極
１２０の部分には、キャリアが存在しない空乏層１２０
ａが生じる。従って、下部電極１２０と上部電極１２２
との間には容量絶縁膜１２１と空乏層１２０ａの２つの
誘電体が存在することとなる。このため、空乏層１２０
ａの存在によって、実際のキャパシタ容量は予定されて
いるキャパシタ容量よりも小さくなる。
【００１３】また、従来技術においては、層間絶縁膜１
１２の表面１１７までの所定深さの分割溝１１８を得る
ため、第１の多結晶シリコン膜に設ける分割溝１１８を
層間絶縁膜１１２上に形成している。しかし、この場
合、分割溝１１８によって新たに形成される第１の多結
晶シリコン膜１１５ａおよび１１５ｃは層間絶縁膜１１
２上に位置することとなり、シリコン基板１１１の主表
面１１４側から見たキャパシタの投影面積が大きくな
る。このことは、キャパシタの小型化が求められている
今日の実情に即していない。
【００１４】そこで本発明の目的は、上記の課題を解決
することであり、サイズが小さくてもキャパシタ容量が
十分に大きいキャパシタを有する半導体記憶装置を提供
することである。
【００１５】
【課題を解決するための手段】本発明の１つの局面に従
った半導体記憶装置は、主表面を有する半導体基板と、
半導体基板の主表面上に形成され、かつ半導体基板に達
する孔を有する層間絶縁膜と、孔を充填する導電層と、
導電層に電気的に接続され、かつ凹部を有する下部電極
と、下部電極上に凹部に沿って形成された誘電体膜と、
誘電体膜上に形成された上部電極とを備えている。導電
層は、シリコンと、濃度が相対的に小さい不純物とを含
み、下部電極は、シリコンと、濃度が相対的に大きい不
純物とを含む。
【００１６】このように構成された半導体記憶装置によ
れば、下部電極は凹部を有し、凹部に沿って誘電体膜が
形成されている。このため、凹部のない下部電極を備え
ているキャパシタよりも広いキャパシタの表面積を得る
ことができ、キャパシタ容量の増大を図ることができ
る。また、不純物濃度が相対的に大きい下部電極によ
り、下部電極と誘電体膜とが接する部分に生じる空乏層
の幅が狭くなり、空乏層の存在に起因するキャパシタ容
量の減少を抑制することができる。また、不純物濃度が
相対的に小さい導電層により、半導体基板への不純物の
拡散が抑制され、メモリセルのトランジスタ特性の維持
を図ることができる。
【００１７】また好ましくは、導電層での不純物濃度が
１×１０21ｃｍ-3未満であり、下部電極での不純物濃度
が１×１０21ｃｍ-3以上である。このように構成された
半導体記憶装置によれば下部電極の不純物濃度が高く設
定されている。このため、下部電極と誘電体膜とが接す
る部分にキャリアが十分に存在し、この部分に生じる空
乏層の幅を狭くすることができる。そして、空乏層の存
在に起因するキャパシタ容量の減少を抑制することがで
きる。また、導電層の不純物濃度は低く設定されてい
る。このため、導電層内部の不純物が半導体基板へ拡散
することを抑制し、メモリセルのトランジスタ特性の維
持を図ることができる。
【００１８】また好ましくは、導電層と誘電体膜とは直
接接触する。このように構成された半導体記憶装置によ
れば、下部電極の有する凹部の底が導電層の頂面と接す
る。このため、凹部は最も深くなり、その凹部に沿って
誘電体膜が形成される。そして、誘電体膜と下部電極と
が接する面積は著しく大きくなり、大きいキャパシタ容
量を得ることができる。
【００１９】また好ましくは、導電層の頂面と層間絶縁
膜の頂面とは、ほぼ同一平面にある。このように構成さ
れた半導体記憶装置によれば、ほぼ同一平面にある導電
層の頂面と層間絶縁膜の頂面上に下部電極用の薄膜を形
成する。このため、写真製板とエッチング時の加工精度
の向上および、転写マージンの向上を図ることができ
る。
【００２０】また好ましくは、下部電極は複数の部分を
含み、複数の部分の各々は、ほぼ同一形状を有する。こ
のように構成された半導体記憶装置によれば、下部電極
の複数の部分をパターン形成する時に、隣のパターンか
らの光の反射の影響を小さくしたり、レジストの収縮性
の影響を小さくすることができ、転写マージンの向上を
図ることができる。
【００２１】また好ましくは、半導体基板に形成された
不純物領域をさらに備え、導電層は不純物領域に直接接
触する。このように構成された半導体記憶装置によれ
ば、導電層内部の不純物が不純物領域に拡散することを
抑制することができ、メモリセルのトランジスタ特性の
維持を図ることができる。
【００２２】また好ましくは、不純物領域は、一方端と
他方端とを含み、導電層は、一方端と他方端とに直接接
触する。このように構成された半導体記憶装置によれ
ば、半導体基板の主表面側の不純物領域表面は全面にわ
たって導電体である導電層と接触する。このため、不純
物領域と導電層間のコンタクト抵抗の減少を図ることが
できる。
【００２３】本発明の別の局面に従った半導体記憶装置
は、主表面を有する半導体基板と、半導体基板の主表面
上に形成され、かつ半導体基板に達する孔を有する層間
絶縁膜と、孔を充填する導電層と、導電層に電気的に接
続され、かつ凹部を有する下部電極と、下部電極上に凹
部に沿って形成された誘電体膜と、誘電体膜上に形成さ
れた上部電極とを備えている。下部電極は金属を含む。
【００２４】このように構成された半導体記憶装置によ
れば、下部電極は凹部を有し、凹部に沿って誘電体膜が
形成されている。このため、凹部のない下部電極を備え
ているキャパシタよりも広いキャパシタの表面積を得る
ことができ、キャパシタ容量の増大を図ることができ
る。また、金属を含む下部電極には、豊富に電子が存在
する。このため、下部電極と誘電体膜とが接する部分に
生じる空乏層の発生を防止することができる。そして、
空乏層の発生に起因するキャパシタ容量値の減少を防止
することができる。
【００２５】また好ましくは、導電層はシリコンと不純
物とを含む。このように構成された半導体記憶装置によ
れば、導電層内部の金属が導電層から半導体基板へ拡散
するのを防止し、メモリセルのトランジスタ特性の維持
を図ることができる。
【００２６】また好ましくは、金属は、窒化チタン（Ｔ
ｉＮ）、ルテニウム（Ｒｕ）および白金（Ｐｔ）からな
る群より選ばれた少なくとも一種を含む。このように構
成された半導体記憶装置によれば、これら金属は、半導
体記憶装置の製膜工程に適した性質を備えており、かつ
豊富にキャリアを有している。このため、下部電極と誘
電体膜とが接する部分に生じる空乏層の発生を防止する
ことができる。そして、空乏層の発生に起因するキャパ
シタ容量値の減少を防止することができる。
【００２７】また好ましくは、導電層と誘電体膜とは直
接接触する。このように構成された半導体記憶装置によ
れば、下部電極の有する凹部の底が導電層の頂面と接す
る。このため、凹部は最も深くなり、その凹部に沿って
誘電体膜が形成される。そして、誘電体膜と下部電極と
が接する面積は著しく大きくなり、大きいキャパシタ容
量を得ることができる。
【００２８】また好ましくは、導電層の頂面と層間絶縁
膜の頂面とは、ほぼ同一平面にある。このように構成さ
れた半導体記憶装置によれば、ほぼ同一平面にある導電
層の頂面と層間絶縁膜の頂面上に下部電極用の薄膜を形
成する。このため、写真製板とエッチング時の加工精度
の向上および、転写マージンの向上を図ることができ
る。
【００２９】また好ましくは、下部電極は複数の部分を
含み、複数の部分の各々は、ほぼ同一形状を有する。こ
のように構成された半導体記憶装置によれば、下部電極
の複数の部分をパターン形成する時に、隣のパターンか
らの光の反射の影響を小さくしたり、レジストの収縮性
の影響を小さくすることができ、転写マージンの向上を
図ることができる。
【００３０】また好ましくは、半導体基板に形成された
不純物領域をさらに備え、導電層は不純物領域に直接接
触する。このように構成された半導体記憶装置によれ
ば、導電層内部の不純物が不純物領域に拡散することを
抑制することができ、メモリセルのトランジスタ特性の
維持を図ることができる。
【００３１】また好ましくは、不純物領域は、一方端と
他方端とを含み、導電層は、一方端と他方端とに直接接
触する。このように構成された半導体記憶装置によれ
ば、半導体基板の主表面側の不純物領域表面は全面にわ
たって導電体である導電層と接触する。このため、不純
物領域と導電層間のコンタクト抵抗の減少を図ることが
できる。
【００３２】本発明のさらに別の局面に従った半導体記
憶装置は、主表面を有する半導体基板と、半導体基板の
主表面上に形成され、かつ半導体基板に達する孔を有す
る層間絶縁膜と、孔を充填する導電層と、導電層に電気
的に接続され、かつ凹部を有する下部電極と、下部電極
上に凹部に沿って形成された誘電体膜と、誘電体膜上に
形成された上部電極とを備えている。凹部は下部電極の
一部分を所定のエッチャントで除去することにより形成
され、導電層は所定のエッチャントに対して相対的に小
さいエッチング速度を有し、下部電極は所定のエッチャ
ントに対して相対的に大きいエッチング速度を有する。
【００３３】このように構成された半導体記憶装置によ
れば、下部電極は凹部を有し、凹部に沿って誘電体膜が
形成されている。このため、凹部のない下部電極を備え
ているキャパシタよりも広いキャパシタの表面積を得る
ことができ、キャパシタ容量の増大を図ることができ
る。
【００３４】また、導電層は所定のエッチャントに対し
て相対的に小さいエッチング速度を有し、下部電極は所
定のエッチャントに対して相対的に大きいエッチング速
度を有する。下部電極の凹部を所定のパターンに形成す
るエッチャントは、導電層を容易にエッチングしないた
め、導電層の頂面と接する凹部が容易に形成される。こ
のため、凹部は最も深くなり、その凹部に沿って誘電体
膜が形成される。そして、誘電体膜と下部電極とが接す
る面積は著しく大きくなり、大きいキャパシタ容量を得
ることができる。
【００３５】また好ましくは、導電層は、シリコンと不
純物とを含み、下部電極は、窒化チタン、ルテニウムお
よび白金からなる群より選ばれた少なくとも一種を含
む。このように構成された半導体記憶装置によれば、下
部電極の凹部を所定のパターンに形成するエッチャント
は、導電層を容易にエッチングしないため、導電層の頂
面と接する凹部が容易に形成される。このため、凹部は
最も深くなり、その凹部に沿って誘電体膜が形成され
る。そして、誘電体膜と下部電極とが接する面積は著し
く大きくなり、大きいキャパシタ容量を得ることができ
る。
【００３６】
【発明の実施の形態】本発明の実施の形態について、図
面を参照して説明する。
【００３７】（実施の形態１）図１は、この発明の実施
の形態１における半導体記憶装置を示す断面図である。
図２は図１中の矢印ＩＩで示す方向から見た半導体記憶
装置の平面図である。図３から図７は、この発明の実施
の形態１における半導体記憶装置の製造方法の工程を示
す断面図である。
【００３８】図１を参照して、この発明の実施の形態１
に従った半導体記憶装置は、主表面２５を有する半導体
基板としてのシリコン基板１と、シリコン基板１の主表
面２５上に形成され、かつシリコン基板１に達する孔と
してのコンタクトホール１２を有する層間絶縁膜１０ａ
および１０ｂと、コンタクトホール１２を充填する導電
層１１と、導電層１１に電気的に接続され、かつ凹部２
４を有する下部電極２１と、下部電極２１上に凹部２４
に沿って形成された誘電体膜２２と、誘電体膜２２上に
形成された上部電極２３とを備えている。
【００３９】導電層１１は、多結晶シリコンまたはアモ
ルファスシリコンと、濃度が相対的に小さい不純物とし
て濃度１×１０21ｃｍ-3未満のリン（Ｐ）またはヒ素
（Ａｓ）とを含む。下部電極２１は、多結晶シリコンま
たはアモルファスシリコンと、濃度が相対的に大きい不
純物として濃度１×１０21ｃｍ-3以上のリン（Ｐ）また
はヒ素（Ａｓ）を含む。
【００４０】導電層１１と誘電体膜２２とは直接接触す
る。導電層１１の頂面と層間絶縁膜１０ｂの頂面とは、
ほぼ同一平面にある。下部電極２１は複数の部分２１ａ
および２１ｂを含み、複数の部分２１ａおよび２１ｂの
各々は、ほぼ同一形状を有する。
【００４１】不純物領域２ａ、２ｂおよび２ｃがシリコ
ン基板１の主表面２５に互いに所定の距離を隔てて形成
されている。シリコン基板１上に分離酸化膜９が形成さ
れている。ゲート電極５は、シリコン基板１上であって
不純物領域２ａおよび２ｃと不純物領域２ｂとに挟まれ
る領域にゲート酸化膜４を介して形成されている。酸化
膜６がゲート電極５を覆うように形成されている。ここ
で、シリコン基板１上には不純物領域２ａ、２ｂおよび
２ｃとゲート電極５とゲート酸化膜４とを有するトラン
ジスタ３が形成されている。トランジスタ３を覆うよう
に層間絶縁膜１０ａが形成されている。層間絶縁膜１０
ａの上面に接するビット線７が不純物領域２ｂと接触す
るように形成されている。層間絶縁膜１０ａとビット線
７を覆うように層間絶縁膜１０ｂが形成されている。層
間絶縁膜１０ａおよび１０ｂには、不純物領域２ａおよ
び２ｃに達するコンタクトホール１２が形成されてい
る。導電層１１がコンタクトホール１２を充填するよう
に、かつ導電層１１の頂面と層間絶縁膜１０ｂの頂面が
ほぼ同一平面上にあるように形成されている。層間絶縁
膜１０ｂおよび導電層１１の頂面上に下部電極２１が形
成されている。下部電極２１は導電層１１に達する凹部
２４により、複数の部分２１ａおよび２１ｂに分割して
形成されている。下部電極２１を覆うように誘電体膜２
２が形成されている。誘電体膜２２を覆うように上部電
極２３が形成されている。下部電極２１と誘電体膜２２
と上部電極２３によりキャパシタ２０が形成されてい
る。
【００４２】図２を参照して、下部電極２１は長方形の
同一形状を有する複数の部分２１ａおよび２１ｂから構
成され、ゲート電極５の長手方向と並列して所定の間隔
で複数の部分２１ａおよび２１ｂが形成されている。複
数の部分２１ａおよび２１ｂは各々の一部が導電層１１
と重なるように形成されている。
【００４３】層間絶縁膜１０ａおよび１０ｂは例えばシ
リコン窒化膜（ＳｉＮ膜）またはＴＥＯＳ（tetraethyl
orthosilicate）を原料とした酸化膜からなる。層間絶
縁膜１０ａおよび１０ｂの膜厚は例えば１００〜１００
０ｎｍとする。誘電体膜２２は、例えばシリコン窒化膜
(ＳｉＮ膜）、またはＴａ2Ｏ5やＢＳＴ（(Ｂａ、Ｓｒ）
ＴｉＯ3）等の高誘電体膜からなる。誘電体膜２２の膜
厚は例えば１〜５０ｎｍとする。上部電極２３は不純物
濃度１×１０21ｃｍ-3以上のリン（Ｐ）またはヒ素（Ａ
ｓ）をドープした多結晶シリコンまたはアモルファスシ
リコンからなる。
【００４４】図３を参照して、シリコン基板１上に分離
酸化膜９を形成する。シリコン基板１の主表面２５にゲ
ート酸化膜４および導電体からなるゲート電極５を形成
する。シリコン基板１にゲート電極５をマスクとして不
純物イオンを注入し、ソース／ドレイン領域である不純
物領域２ａ、２ｂおよび２ｃを形成する。ゲート電極５
を覆うように酸化膜６を形成する。
【００４５】図４を参照して、層間絶縁膜１０ａを形成
した後にビット線７を形成する。ビット線７を形成した
後に層間絶縁膜１０ｂを形成する。層間絶縁膜１０ａお
よび１０ｂにコンタクトホール１２を形成する。
【００４６】図５を参照して、コンタクトホール１２を
充填するように、かつ層間絶縁膜１０ｂの表面２６全体
を覆うように、所定の厚みで導電体である多結晶シリコ
ン膜またはアモルファスシリコンを形成する。多結晶シ
リコンまたはアモルファスシリコンには不純物濃度１×
１０21ｃｍ-3未満のリン（Ｐ）またはヒ素（Ａｓ）をド
ープしておく。層間絶縁膜１０ｂ上に蒸着した多結晶シ
リコンまたはアモルファスシリコンを除去し、導電層１
１を形成するドライエッチングの後、層間絶縁膜１０ｂ
をＣＭＰ（化学機械的研磨）により平坦化する。
【００４７】図６を参照して、コンタクトホール１２を
充填した導電層１１および層間絶縁膜１０ｂの表面２６
を覆うように、所定の厚みで導電体膜２７を多結晶シリ
コンまたはアモルファスシリコンにより形成する。ここ
で、多結晶シリコンまたはアモルファスシリコンには不
純物濃度１×１０21ｃｍ-3以上のリン（Ｐ）またはヒ素
（Ａｓ）をドープしておく。
【００４８】図７を参照して、導電体膜２７の表面全体
にフォトレジストを塗布し、露光処理などにより所定の
形状のレジストパターン２０１を形成する。レジストパ
ターン２０１をマスクとして導電体膜２７をエッチング
することによって、多結晶シリコンまたはアモルファス
シリコンからなる下部電極２１を形成する。その後レジ
ストパターン２０１を除去する。
【００４９】図１を参照して、下部電極２１を覆うよう
に誘電体膜２２を形成する。次に誘電体膜２２を介して
下部電極２１を被覆するように導電体である多結晶シリ
コンまたはアモルファスシリコンからなる上部電極２３
を形成する。ここで、多結晶シリコンまたはアモルファ
スシリコンには不純物濃度１×１０21ｃｍ-3以上のリン
（Ｐ）またはヒ素（Ａｓ）をドープしておく。
【００５０】 このような半導体記憶装置においては、下
部電極２１は凹部２４を有し、凹部２４に沿って誘電体
膜２２が形成されている。このため、凹部２４を有して
いない下部電極を備えているキャパシタよりも広い面積
で下部電極２１が誘電体膜２２と接触する。そして、キ
ャパシタ２０を小さいサイズとしたままキャパシタ容量
の増大を図ることができる。
【００５１】下部電極２１を形成する多結晶シリコンま
たはアモルファスシリコンは不純物濃度１×１０21ｃｍ
-3以上のリン（Ｐ）またはヒ素（Ａｓ）をドープしたも
のであり不純物濃度を高くしている。このため、下部電
極２１と誘電体膜２２とが接する部分にキャリアが十分
に存在し、この部分に生じる空乏層の幅を狭くすること
ができる。そして、空乏層の存在に起因するキャパシタ
容量の減少を抑制することができる。なお、上部電極２
３を形成する多結晶シリコンまたはアモルファスシリコ
ンも不純物濃度１×１０21ｃｍ-3以上のリン（Ｐ）また
はヒ素（Ａｓ）をドープしたものであり不純物濃度を高
くしている。このため、上部電極２３と誘電体膜２２と
が接する部分にキャリアが十分に存在する。そして、こ
の部分に生じる空乏層の幅を狭くすることができ、上述
と同様の効果を得ることができる。
【００５２】導電層１１を形成する多結晶シリコンまた
はアモルファスシリコンは不純物濃度１×１０21ｃｍ-3
未満のリン（Ｐ）またはヒ素（Ａｓ）をドープしたもの
であり、不純物濃度が低く抑えられている。このため、
シリコン基板１へのリン（Ｐ）またはヒ素（Ａｓ）の拡
散を抑制し、メモリセルのトランジスタ３の特性を維持
することができる。
【００５３】導電層１１と誘電体膜２２は、直接接触す
る部分を有する。このため、凹部２４は最も深くなり、
その凹部２４に沿って誘電体膜２２が形成される。そし
て、誘電体膜２２と下部電極２１とが接する面積は著し
く大きくなり、大きいキャパシタ容量を得ることができ
る。
【００５４】導電層１１の頂面と層間絶縁膜１０ｂの頂
面がほぼ同一平面にある。このため、ほぼ平面上に下部
電極用の導電体膜２７を形成することとなり、その後の
写真製板、エッチング時の加工精度の向上および、転写
マージンの向上を図ることができる。
【００５５】複数の部分２１ａおよび２１ｂは互いにほ
ぼ同一形状を有する。このため、下部電極２１の所定の
パターン形成時において、隣のパターンからの光の反射
の影響や、レジストの収縮性の影響を小さくすることが
でき、その結果、転写マージンの向上を図ることができ
る。
【００５６】（実施の形態２）図８は、この発明の実施
の形態２における半導体記憶装置を示す平面図である。
なお、図８で示す平面図は、図２で示す平面図に対応す
る。
【００５７】実施の形態２においては、下部電極２１は
図８に示す形状に形成されている。図８を参照して、下
部電極２１は長方形の同一形状を有する複数の部分２１
ｃから２１ｆにより構成されている。ゲート電極５の長
手方向に複数の部分２１ｃと２１ｅが所定の間隔で形成
され、ゲート電極５の長手方向にこれらと並列して複数
の部分２１ｄと２１ｆが所定の間隔で形成されている。
複数の部分２１ｃから２１ｆは各々の一部が導電層１１
と重なるように形成されている。
【００５８】このような半導体記憶装置においては、ま
ず実施の形態１による半導体記憶装置と同様の効果を得
ることができる。また、下部電極２１が有する凹部２４
が複数の部分２１ｃと２１ｄ、２１ｅと２１ｆ、２１ｃ
と２１ｅおよび２１ｄと２１ｆの間に形成され、この凹
部２４に沿って誘電体膜２２が形成される。このため、
凹部のない下部電極を備えているキャパシタよりも広い
キャパシタの表面積を得ることができ、キャパシタ容量
の増大を図ることができる。
【００５９】（実施の形態３）図９は、この発明の実施
の形態３における半導体記憶装置を示す平面図である。
なお、図９で示す平面図は、図２で示す平面図に対応す
る。
【００６０】実施の形態３においては、下部電極２１は
図９に示す形状に形成されている。図９を参照して、下
部電極２１は長方形の同一形状を有する複数の部分２１
ｇから２１ｍにより構成されている。ゲート電極５の長
手方向に複数の部分２１ｇ、２１ｉおよび２１ｋが所定
の間隔で形成され、ゲート電極５の長手方向にこれらと
並列して複数の部分２１ｈ、２１ｊおよび２１ｍが所定
の間隔で形成されている。複数の部分２１ｇから２１ｍ
は各々の一部が導電層１１と重なるように形成されてい
る。
【００６１】このような半導体記憶装置においては、ま
ず実施の形態１による半導体記憶装置と同様の効果を得
ることができる。また、下部電極２１が有する凹部２４
が複数の部分２１ｇと２１ｉ、２１ｉと２１ｋ、２１ｈ
と２１ｊ、２１ｊと２１ｍ、２１ｇと２１ｈ、２１ｉと
２１ｊおよび２１ｋと２１ｍの間に形成され、この凹部
２４に沿って誘電体膜２２が形成される。このため、よ
り一層広いキャパシタの表面積を得ることができ、キャ
パシタ容量の増大を図ることができる。
【００６２】（実施の形態４）図１０は、この発明の実
施の形態４における半導体記憶装置を示す断面図であ
る。
【００６３】実施の形態４においては、図１０を参照し
て、下部電極２１０および上部電極２３０を窒化チタン
（ＴｉＮ）で構成し、導電層１１０をリン（Ｐ）がドー
プされた多結晶シリコンで構成する。
【００６４】下部電極２１０は金属を含む。金属は窒化
チタン、ルテニウムおよび白金からなる群より選ばれた
少なくとも一種としての窒化チタンを含む。導電層１１
０はシリコンとしての多結晶シリコンと不純物としての
リン（Ｐ）とを含む。
【００６５】次に図１０で示す半導体記憶装置の製造方
法について説明する。まず、実施の形態１の図３から図
６で示す工程に従い、シリコン基板１上にトランジスタ
３、層間絶縁膜１０ａおよび１０ｂ、コンタクトホール
１２、ならびにリン（Ｐ）をドープした多結晶シリコン
からなる導電層１１０等を形成する。導電層１１０およ
び層間絶縁膜１０ｂの表面２６を覆うように、所定の厚
みで導電体膜２７を窒化チタン（ＴｉＮ）により形成す
る。
【００６６】図７を参照して、導電体膜２７の表面全体
にフォトレジストを塗布し、露光処理などにより所定の
形状のレジストパターン２０１を形成する。レジストパ
ターン２０１をマスクとして導電体膜２７をエッチング
する。エッチャントとして、Ｃｌ2およびＢＣｌ3の混合
ガスを用いる。その後レジストパターン２０１を除去す
る。導電層１１０としてのリン（Ｐ）を含む多結晶シリ
コンは、所定のエッチャントとしてのＣｌ2およびＢＣ
ｌ3の混合ガスに対して相対的に小さいエッチング速度
を有し、下部電極２１０としての窒化チタンは、所定の
エッチャントであるＣｌ2およびＢＣｌ3の混合ガスに対
して相対的に大きいエッチング速度を有する。
【００６７】図１０を参照して、下部電極２１０を覆う
ように誘電体膜２２を形成する。次に誘電体膜２２を介
して下部電極２１０を被覆するように、窒化チタン（Ｔ
ｉＮ）からなる上部電極２３０を形成する。
【００６８】このような半導体記憶装置においては、下
部電極２１０は凹部２４を有し、凹部２４に沿って誘電
体膜２２が形成されている。このため、凹部２４を有し
ていない下部電極を備えているキャパシタよりも広い面
積で下部電極２１０が誘電体膜２２と接触する。そし
て、キャパシタ２０を小さいサイズとしたままキャパシ
タ容量の増大を図ることができる。
【００６９】導電層１１０と誘電体膜２２は、直接接触
する部分を有する。このため、凹部２４は最も深くな
り、その凹部２４に沿って誘電体膜２２が形成される。
そして、誘電体膜２２と下部電極２１０とが接する面積
は著しく大きくなり、大きいキャパシタ容量を得ること
ができる。
【００７０】導電層１１０の頂面と層間絶縁膜１０ｂの
頂面がほぼ同一平面にある。このため、ほぼ平面上に下
部電極用の導電体膜２７を形成することとなり、その後
の写真製板、エッチング時の加工精度の向上および、転
写マージンの向上を図ることができる。
【００７１】複数の部分２１０ａおよび２１０ｂは互い
にほぼ同一形状を有する。このため、下部電極２１０の
所定のパターン形成時において、隣のパターンからの光
の反射の影響や、レジストの収縮性の影響を小さくする
ことができ、その結果、転写マージンの向上を図ること
ができる。
【００７２】下部電極２１０は金属である窒化チタン
（ＴｉＮ）から形成される。このため、下部電極２１０
と誘電体膜２２とが接する部分にキャリアが十分に存在
し、この部分に生じる空乏層の幅を狭くすることができ
る。そして、空乏層の存在に起因するキャパシタ容量の
減少を抑制することができる。なお上部電極２３０は金
属である窒化チタン（ＴｉＮ）から形成される。このた
め、上部電極２３０と誘電体膜２２とが接する部分にキ
ャリアが十分に存在する。そして、この部分に生じる空
乏層の幅を狭くすることができ、上述と同様の効果を得
ることができる。
【００７３】また、導電層１１０としてのリン（Ｐ）を
含む多結晶シリコンは所定のエッチャントとしてのＣｌ
2およびＢＣｌ3の混合ガスに対して相対的に小さいエッ
チング速度を有し、下部電極２１０としての窒化チタン
は所定のエッチャントであるＣｌ2およびＢＣｌ3の混合
ガスに対して相対的に大きいエッチング速度を有する。
下部電極２１０の凹部２４を所定のパターンに形成する
エッチャントのＣｌ2およびＢＣｌ3の混合ガスは、導電
層１１０を容易にエッチングしないため、導電層１１０
の頂面と接する凹部２４が容易に形成される。このた
め、凹部２４は最も深くなり、その凹部２４に沿って誘
電体膜２２が形成される。そして、誘電体膜２２と下部
電極２１０とが接する面積は著しく大きくなり、大きい
キャパシタ容量を得ることができる。また、凹部２４を
導電層１１０上部に形成することにより、凹部２４を層
間絶縁膜１０ｂ上部に形成した場合と比較して、図１中
のＩＩから見たキャパシタの投影面積を小さくすること
が可能となる。
【００７４】なお、実施の形態２および３に実施の形態
４の条件を適用した場合にあっても上述と同様の効果を
得ることができる。
【００７５】（実施の形態５）図１１は、この発明の実
施の形態５における半導体記憶装置を示す平面図であ
る。なお、図１１で示す平面図は、図２で示す平面図に
対応する。図１２は図１１中のＸＩＩ−ＸＩＩ線に沿っ
た断面図である。
【００７６】実施の形態５においては、導電層１１は図
１１に示す形状に形成されている。図１１を参照して、
不純物領域２ｃはその領域の両端に、ゲート電極５の長
手方向と垂直に交わる一方端５１と他方端５２を有して
いる。不純物領域２ｂおよび２ｃは能動領域３０を形成
している。導電層１１はゲート電極５の長手方向に長軸
を有する楕円形状に形成されている。図１２を参照し
て、不純物領域２ｃのシリコン基板１の主表面２５側表
面は、導電層１１のシリコン基板１の主表面２５側表面
と全面にわたって接触している。
【００７７】シリコン基板１に形成された不純物領域２
ｃをさらに備え、導電層１１は不純物領域２ｃに直接接
触する。不純物領域２ｃは、一方端５１と他方端５２と
を含み、導電層１１は、一方端５１と他方端５２とに直
接接触する。
【００７８】このような半導体記憶装置においては、ま
ず実施の形態１による半導体記憶装置と同様の効果を得
ることができる。また、シリコン基板１の主表面２５側
の不純物領域２ｃは全面にわたって導電層１１と接触し
ている。このため、不純物領域２ｃと導電層１１のコン
タクト抵抗の減少を図ることができる。
【００７９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８０】
【発明の効果】以上説明したように、この発明に従え
ば、サイズが小さくてもキャパシタ容量値が十分に大き
いキャパシタを有する半導体記憶装置を提供することが
できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体記憶装
置を示す断面図である。
【図２】 図１中の矢印ＩＩで示す方向から見た半導体
記憶装置の平面図である。
【図３】 図１で示す半導体記憶装置の製造方法の第１
工程を示す断面図である。
【図４】 図１で示す半導体記憶装置の製造方法の第２
工程を示す断面図である。
【図５】 図１で示す半導体記憶装置の製造方法の第３
工程を示す断面図である。
【図６】 図１で示す半導体記憶装置の製造方法の第４
工程を示す断面図である。
【図７】 図１で示す半導体記憶装置の製造方法の第５
工程を示す断面図である。
【図８】 本発明の実施の形態２における半導体記憶装
置を示す平面図である。
【図９】 本発明の実施の形態３における半導体記憶装
置を示す平面図である。
【図１０】 本発明の実施の形態４における半導体記憶
装置を示す断面図である。
【図１１】 本発明の実施の形態５における半導体記憶
装置を示す平面図である。
【図１２】 図１１中のＸＩＩ−ＸＩＩに沿った断面図
である。
【図１３】 特開平５−３０４２６７号公報で開示され
ている半導体記憶装置を示す断面図である。
【図１４】 図１３で示す半導体記憶装置の製造方法の
工程を示す断面図である。
【図１５】 図１３で示す半導体記憶装置において、下
部電極に空乏層が発生することを説明するための断面図
である。
【符号の説明】
１ シリコン基板、２ａ、２ｂ、２ｃ 不純物領域、１
０ 層間絶縁膜、１１導電層、１２ コンタクトホー
ル、２１ 下部電極、２１ａ、２１ｂ 複数の部分、２
２ 誘電体膜、２３ 上部電極、２４ 凹部、２５ 主
表面、５１ 一方端、５２ 他方端。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成され、かつ前記半導体
    基板に達する孔を有する層間絶縁膜と、 前記孔を充填する導電層と、 前記導電層に電気的に接続され、かつ凹部を有する下部
    電極と、 前記下部電極上に前記凹部に沿って形成された誘電体膜
    と、 前記誘電体膜上に形成された上部電極とを備え、 前記導電層は、シリコンと、濃度が相対的に小さい不純
    物とを含み、 前記下部電極は、シリコンと、濃度が相対的に大きい不
    純物とを含む、半導体記憶装置。
  2. 【請求項２】 前記導電層での不純物濃度が１×１０21
    ｃｍ-3未満であり、前記下部電極での不純物濃度が１×
    １０21ｃｍ-3以上である、請求項１に記載の半導体記憶
    装置。
  3. 【請求項３】 前記導電層と前記誘電体膜とは直接接触
    している、請求項１または２に記載の半導体記憶装置。
  4. 【請求項４】 前記導電層の頂面と前記層間絶縁膜の頂
    面とは、ほぼ同一平面である、請求項１から３のいずれ
    か１項に記載の半導体記憶装置。
  5. 【請求項５】 前記下部電極は複数の部分を含み、前記
    複数の部分の各々は、ほぼ同一形状を有する、請求項１
    から４のいずれか１項に記載の半導体記憶装置。
  6. 【請求項６】 前記半導体基板に形成された不純物領域
    をさらに備え、前記導電層は前記不純物領域に直接接触
    する、請求項１から５のいずれか１項に記載の半導体記
    憶装置。
  7. 【請求項７】 前記不純物領域は、一方端と他方端とを
    含み、前記導電層は、前記一方端と前記他方端とに直接
    接触する、請求項６に記載の半導体記憶装置。
  8. 【請求項８】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成され、かつ前記半導体
    基板に達する孔を有する層間絶縁膜と、 前記孔を充填する導電層と、 前記導電層に電気的に接続され、かつ凹部を有する下部
    電極と、 前記下部電極上に前記凹部に沿って形成された誘電体膜
    と、 前記誘電体膜上に形成された上部電極とを備え、 前記下部電極は金属を含む、半導体記憶装置。
  9. 【請求項９】 前記導電層は、シリコンと不純物とを含
    む、請求項８に記載の半導体記憶装置。
  10. 【請求項１０】 前記金属は、窒化チタン、ルテニウム
    および白金からなる群より選ばれた少なくとも一種を含
    む、請求項８または９に記載の半導体記憶装置。
  11. 【請求項１１】 前記導電層と前記誘電体膜とは直接接
    触している、請求項８から１０のいずれか１項に記載の
    半導体記憶装置。
  12. 【請求項１２】 前記導電層の頂面と前記層間絶縁膜の
    頂面とは、ほぼ同一平面である、請求項８から１１のい
    ずれか１項に記載の半導体記憶装置。
  13. 【請求項１３】 前記下部電極は複数の部分を含み、前
    記複数の部分の各々は、ほぼ同一形状を有する、請求項
    ８から１２のいずれか１項に記載の半導体記憶装置。
  14. 【請求項１４】 前記半導体基板に形成された不純物領
    域をさらに備え、前記導電層は前記不純物領域に直接接
    触する、請求項８から１３のいずれか１項に記載の半導
    体記憶装置。
  15. 【請求項１５】 前記不純物領域は、一方端と他方端と
    を含み、前記導電層は、前記一方端と前記他方端とに直
    接接触する、請求項１４に記載の半導体記憶装置。
  16. 【請求項１６】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成され、かつ前記半導体
    基板に達する孔を有する層間絶縁膜と、 前記孔を充填する導電層と、 前記導電層に電気的に接続され、かつ凹部を有する下部
    電極と、 前記下部電極上に前記凹部に沿って形成された誘電体膜
    と、 前記誘電体膜上に形成された上部電極とを備え、 前記凹部は前記下部電極の一部分を所定のエッチャント
    で除去することにより形成され、 前記導電層は前記所定のエッチャントに対して相対的に
    小さいエッチング速度を有し、 前記下部電極は前記所定のエッチャントに対して相対的
    に大きいエッチング速度を有する、半導体記憶装置。
  17. 【請求項１７】 前記導電層は、シリコンと不純物とを
    含み、前記下部電極は、窒化チタン、ルテニウムおよび
    白金からなる群より選ばれた少なくとも一種を含む、請
    求項１６に記載の半導体記憶装置。
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